特許

J-GLOBAL ID：200903011495345979

薄膜トランジスタの製造方法

発明者： 十文字 慎 ,  小西 芳広
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 池内 寛幸 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-157061
公開番号（公開出願番号）：特開2000-349294
出願日： 1999年06月03日
公開日（公表日）： 2000年12月15日
要約：

【要約】【課題】 ソース、ドレイン電極の上層部分をウエットエッチングし、他の各層を一括してドライエッチングすることにより、薄膜トランジスタ性能と製造歩留まりを向上できる薄膜トランジスタの製造方法を提供する。【解決手段】 ソース、ドレイン電極用にチタン層6とアルミニウム層7とを2層構造に成膜し、アルミニウム層7のウエットエッチング後、チタン層6、低抵抗層5、及びチャネル層4の一部をドライエッチングにより一括除去する。このことにより、ドライエッチングの被エッチング層の数を減らすことができるので、エッチングの均一性が向上し、特に低抵抗層5を所定膜厚に保持することが容易になり、薄膜トランジスタ特性の向上が図れる。また、アルミニウム層7をウエットエッチングすることにより、ダストがマスクとなるエッチング不良を防止することができ、製造歩留まりも向上させることができる。

請求項（抜粋）：

基板上にゲート電極、ゲート絶縁層、チャネル層、低抵抗層の順に積層して成膜する工程と、前記チャネル層及び前記低抵抗層を島状にパターニングする工程と、前記パターニングの後、ソース電極及びドレイン電極用の電極材料を上層と下層との2層構造に成膜する工程と、前記上層の電極材料をウエットエッチングによりパターニングした後、前記下層の電極材料、前記低抵抗層、及び前記チャネル層の一部をドライエッチングにより一括して除去する工程とを備えたことを特徴とする薄膜トランジスタの製造方法。

IPC (3件)：

H01L 29/786 ,  H01L 21/336 ,  H01L 21/3065

FI (3件)：

H01L 29/78 616 K ,  H01L 21/302 J ,  H01L 29/78 618 D

Fターム (29件)：

5F004AA01 ,  5F004AA16 ,  5F004DB08 ,  5F004DB09 ,  5F004DB12 ,  5F004DB30 ,  5F004EA10 ,  5F004EA28 ,  5F004EB02 ,  5F110AA30 ,  5F110CC07 ,  5F110DD02 ,  5F110EE03 ,  5F110EE44 ,  5F110FF03 ,  5F110GG02 ,  5F110GG15 ,  5F110HK03 ,  5F110HK04 ,  5F110HK06 ,  5F110HK09 ,  5F110HK16 ,  5F110HK21 ,  5F110HK25 ,  5F110HK26 ,  5F110HK33 ,  5F110QQ04 ,  5F110QQ05 ,  5F110QQ09