特許
J-GLOBAL ID：200903011506750382
デュアルメタルゲート電極を有するCMOSデバイスの製造方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
鈴木 俊一郎
公報種別：公表公報
出願番号（国際出願番号）：特願2006-508066
公開番号（公開出願番号）：特表2006-524431
出願日： 2004年04月19日
公開日（公表日）： 2006年10月26日
要約：
金属エッチング工程においてゲート誘電体(26)が露出することを防止するために、処理の間、メタルゲート(30)とゲート誘電体(26)との間の超薄窒化アルミニウム(AlNx)バッファ層(28)を使用する、デュアルメタルゲートCMOS構造を構築する方法。不必要なゲートメタルをエッチング除去した後、CMOS構造は熱処理される。熱処理の間に、メタルゲート(30)との反応を通じてバッファ層(28)は完全に消費され、新らしいメタル合金(38,40)が形成される。その結果、実効酸化膜厚は最小限しか増加しない。バッファ層(28)およびゲートメタル(30)は、元のゲートメタルの仕事関数が熱処理工程の結果変化するため、メタル/誘電体界面の仕事関数の決定に重要な役割を果たす。
請求項（抜粋）：
CMOSデバイスを製造する方法であって、
(a) NMOSFETを形成するためのpウェル領域と、PMOSFETを形成する
ためのnウェル領域とに区分され得る半導体基板上に、ゲート誘電体を形成する工程と、
(b) ゲート誘電体上にバッファ層物質を形成する工程と、
(c) バッファ層上に第1メタルを堆積する工程と、
(d) 第1エッチャントにより第1メタルを選択的にエッチングし、前記pウェル領
域およびnウェル領域のうち一方にバッファ層を露出させる工程と、
(e) 露出したバッファ層と残った第1メタルの両方の上に第2メタルを堆積する工
程と、
(f) 選択された領域において前記第1メタル、前記第2メタル、および前記バッフ
ァ層を除去し、前記CMOSデバイスのPMOSゲート電極およびNMOSゲート電極を形成する工程と、
(g) 前記第1メタル、前記第2メタル、および前記バッファ層が残った部分を熱処
理し、前記第1メタルおよび前記第2メタルと反応させることにより前記バッファ層の前記部分を消費させて、それぞれ第1および第2の仕事関数を有する第1および第2の導電性合金を形成する工程と、
を含む方法。
IPC (3件)：
H01L 27/092
, H01L 21/823
, H01L 21/28
H01L27/08 321D
, H01L21/28 A
, H01L21/28 E
4M104AA01
, 4M104BB02
, 4M104BB13
, 4M104BB14
, 4M104BB17
, 4M104BB38
, 4M104CC05
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 4M104HH20
, 5F048AA01
, 5F048AA07
, 5F048AC03
, 5F048BA01
, 5F048BB04
, 5F048BB09
, 5F048BB10
, 5F048BB12
, 5F048BB13
, 5F048BB15
, 5F048BE03
