特許

J-GLOBAL ID：200903011509176520

半導体装置の層間絶縁膜形成方法

発明者： 室山 雅和
出願人/特許権者： ソニー株式会社
代理人 (1件)： 山口 邦夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-010043
公開番号（公開出願番号）：特開平8-203890
出願日： 1995年01月25日
公開日（公表日）： 1996年08月09日
要約：

【要約】【目的】新規装置を使用せずに成膜でき、また膜質が良好で埋め込み特性が良好な低誘電率の層間絶縁膜を良好に形成し得る半導体装置の層間絶縁膜の形成方法を提供する。【構成】TEOSにフッ素源としてC2F6やNF3を添加して半導体装置の段差基体24上にSiOF膜(CVD膜)25を形成する(B)。次に、SiOF膜25に対して撥水性を低下させる、または親水性を向上させる表面処理をする。例えば、酸化性ガスによるプラズマ処理や、親水性を向上させるイオン種によるイオン注入をする。次に、表面処理されたSiOF膜25上にO3/TEOS膜(CVD膜)26を形成する。

請求項（抜粋）：

半導体装置の段差基体上に層間絶縁膜を形成する方法において、上記段差基体上にSiOF膜を形成する工程と、上記SiOF膜に対して撥水性を低下させる、または親水性を向上させる表面処理をする工程と、表面処理された上記SiOF膜上にO3/TEOS膜を形成する工程を有することを特徴とする半導体装置の層間絶縁膜形成方法。

IPC (3件)：

H01L 21/316 ,  H01L 21/3205 ,  H01L 21/768

FI (2件)：

H01L 21/88 K ,  H01L 21/90 P