特許

J-GLOBAL ID：200903011527516410

半導体記憶装置

発明者： 河田 将人
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-208835
公開番号（公開出願番号）：特開2000-040803
出願日： 1998年07月24日
公開日（公表日）： 2000年02月08日
要約：

【要約】【課題】メモリセルアレイ部と周辺回路部との境界部に段差を有する層間絶縁膜上に金属配線が形成される半導体記憶装置において、上記金属配線間の短絡を防止し、かつセル面積の縮小が可能な半導体記憶装置を提供する。【解決手段】境界部に大きな段差を有する1層目の層間絶縁膜上の該境界部には金属配線を設けず、境界部に生じる段差の小さい2層目の層間絶縁膜の該境界部上に接続用の配線を設け、この接続用配線により1層目の金属配線を接続する。

請求項（抜粋）：

半導体基板上に設けられたメモリセルアレイ部および周辺回路部と、前記メモリセルアレイ部および前記周辺回路部上に設けられ前記メモリセルアレイ部と前記周辺回路部の境界部に第1の段差を有する第1の絶縁膜と、前記第1の絶縁膜上の前記境界部を除く領域に選択的に形成され前記メモリセルアレイ部内に第1の配線を備え前記周辺回路部内に第2の配線を備えた第1の配線層と、前記第1の配線層上に形成された第2の絶縁膜と、前記第2の絶縁膜上に選択的に形成され前記境界部に第3の配線を備えた第2の配線層とを有し、前記第3の配線は前記第1の配線と前記第2の配線とを電気的に接続していることを特徴とする半導体記憶装置。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/3205

FI (2件)：

H01L 27/10 681 F ,  H01L 21/88 Z

Fターム (14件)：

5F033AA61 ,  5F033BA12 ,  5F033BA37 ,  5F033DA05 ,  5F033DA16 ,  5F083AD21 ,  5F083EP00 ,  5F083ER22 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083LA12 ,  5F083LA16 ,  5F083PR40