特許

J-GLOBAL ID：200903011563122835

半導体集積回路装置およびその製造方法

発明者： 阿部 宏幸
出願人/特許権者： 株式会社リコー
公報種別：公開公報
出願番号（国際出願番号）：特願平6-225693
公開番号（公開出願番号）：特開平7-297283
出願日： 1994年08月26日
公開日（公表日）： 1995年11月10日
要約：

【要約】【目的】 アライメントずれに起因するボイドが防止できて、信頼性の高い配線構造を有し、しかもホールと下地配線のアライメント余裕を減少させることができる半導体集積回路装置を、少ない工程数で提供する。【構成】 第1層間絶縁膜1上にAl膜をスパッタ法で成膜し、RIEによりAl膜をエッチングして金属配線層5を形成し、PECVDにより金属配線層5上に第2層間絶縁膜2を形成し、CMPにより第2層間絶縁膜2を、金属配線層5の上面が露出するまで研磨して表面を平坦化し、該平坦化面上に、エッチングストッパー9としてSiN膜をPECVDにより形成し、PECVDにより該SiN膜上に再び第2層間絶縁膜2を形成し、最後にRIEによりホールを形成する。このようにして、ホールの開孔領域部分の金属配線層5の上面およびその周辺に第1、第2の層間絶縁膜1,2に対してエッチング選択性を持つ薄膜(上記SiN膜)を設ける。

請求項（抜粋）：

半導体基板上に第1層間絶縁膜、金属配線層、第2層間絶縁膜を順次形成した半導体集積回路装置において、金属配線層の上面と第2層間絶縁膜の界面、および金属配線層の上面端部から0.1μm以上の領域の第2層間絶縁膜内部に、第1,第2層間絶縁膜に対してエッチング選択性をもつ薄膜を形成したことを特徴とする半導体集積回路装置。

IPC (2件)：

H01L 21/768 ,  H01L 21/3205

FI (2件)：

H01L 21/90 B ,  H01L 21/88 K