特許

J-GLOBAL ID：200903011639441684

メモリチェック方式

発明者： 市川 哲也
出願人/特許権者： 株式会社アドバンテスト
代理人 (1件)： 雨貝 正彦
公報種別：公開公報
出願番号（国際出願番号）：特願平11-155768
公開番号（公開出願番号）：特開2000-347948
出願日： 1999年06月02日
公開日（公表日）： 2000年12月15日
要約：

【要約】【課題】 アドレス設定に関する不良を短時間で検出することができ、かつ不良の発生箇所を特定することができるメモリチェック方式を提供すること。【解決手段】 CPU32は、RAM36のアドレスの各ビット毎に不良の有無を調べるために、各チェック対象ビットのそれぞれに対応して互いに異なる第1のアドレスを設定して、それぞれのアドレスに互いに異なる第1のデータを書き込む。次に、CPU32は、各チェック対象ビットの論理値を変化させた第2のアドレスをチェック対象ビットの数だけ設定して、それぞれのアドレスに第1のデータとは異なる第2のデータを書き込む。その後、CPU32は、第1のアドレスを指定してRAM36からデータの読み出しを行い、書き込んだデータとこの読み出したデータとを比較することにより、アドレス設定に関する不良の有無を検出する。

請求項（抜粋）：

メモリのアドレス設定に関する不良箇所を検出するメモリチェック方式において、チェック対象ビットを第1の論理値に設定した第1のアドレスを指定して、前記メモリに第1のデータを書き込む第1のデータ書き込み手段と、前記チェック対象ビットを前記第1の論理値と異なる第2の論理値に設定した第2のアドレスを設定して、前記メモリに前記第1のデータと異なる第2のデータを書き込む第2のデータ書き込み手段と、前記メモリに対する前記第2のデータの書き込みが終了した後に、前記メモリの前記第1のアドレスからデータの読み出しを行うデータ読み出し手段と、前記データ読み出し手段によって読み出したデータと前記第1のアドレスに書き込んだ前記第1のデータとを比較して前記チェック対象ビットの異常の有無を判定する判定手段と、を備えることを特徴とするメモリチェック方式。

Fターム (7件)：

5B018GA03 ,  5B018HA01 ,  5B018JA13 ,  5B018MA32 ,  5B018NA01 ,  5B018QA13 ,  5B018RA13