マルチプロセッサシステム

発明者： , , , ,
出願人/特許権者：
代理人 (1件)：小川勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平10-372772
公開番号（公開出願番号）：特開2000-194680
出願日： 1998年12月28日
公開日（公表日）： 2000年07月14日
要約：

【要約】【課題】スイッチ型の主記憶共有型マルチプロセッサシステムのプロセッサ間データ交換を高速化する。【解決手段】同期用のトランザクションを出力する命令を用意する。CPUはこの命令を実行すると、先行命令のトランザクションを全て出力した後に同期用のトランザクションを主記憶とコヒーレンス管理部とに出力する。主記憶はこの同期用のトランザクションでメモリアクセスのシリアライズを、コヒーレンス管理部はこのトランザクションでキャッシュコヒーレンス制御の完了保証とを行う。これにより、メモリアクセスのシリアライズとキャッシュコヒーレンス制御の完了保証とが同時に実行できる。【効果】プロセッサ間のデータ交換が高速化できる。

請求項（抜粋）：

キャッシュを有する複数のプロセッサと、前記複数のプロセッサにより共有される主記憶と、前記複数のプロセッサのキャッシュに保持するデータのアドレス情報を管理してプロセッサ間のキャッシュコヒーレンス制御を行うコヒーレンス管理機構と、前記プロセッサはプロセッサ間の同期を目的とする命令を実行した時に同期用トランザクションを発生するマルチプロセッサシステムにおいて、、前記複数のプロセッサのいずれかから同期用トランザクションを受けると前記主記憶に対するアクセス処理を停止し、前記複数のプロセッサの全てより前記同期用トランザクションが出力されると前記主記憶に対するアクセス処理を再開する主記憶アクセス順序保証機構と、前記複数のプロセッサの同期用トランザクションよりも前のリクエストに対する前記コヒーレンス管理機構によるキャッシュコヒーレンス制御を完了したことを当該プロセッサに通知するコヒーレンス完了保証機構とを備え、かつ前記プロセッサの各々は、前記同期を目的とする命令を実行した後前記コヒーレンス完了保証機構からの前記通知を受けるまで後続の命令の実行を停止すること特徴とするマルチプロセッサシステム。

IPC (2件)：

G06F 15/177 681 , G06F 15/177 682

FI (2件)：

G06F 15/177 681 C , G06F 15/177 682 J

Fターム (4件)：

5B045AA07 , 5B045DD13 , 5B045EE02 , 5B045EE12

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