半導体記憶装置及びそのテスト方法

発明者： , ,
出願人/特許権者： ,
代理人 (1件)：青山葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-291653
公開番号（公開出願番号）：特開2003-100097
出願日： 2001年09月25日
公開日（公表日）： 2003年04月04日
要約：

【要約】【課題】マルチビットテストに際し、データバスを構成する隣接した配線間に生じるカップリングノイズに基づく誤判定を防止する半導体記憶装置を提供する。【解決手段】メモリチップ内に複数のメモリアレイバンクが設けられた半導体記憶装置において、上記各メモリアレイバンクを構成する複数のメモリアレイと、各メモリアレイと外部との間で情報データの伝送を行なう入出力回路とを接続する、複数の配線から構成されたデータバス上に、ソース側で上記各配線と接続する一方、ドレイン側で接地されるNチャネルトランジスタを設けて、複数のメモリアレイに対するデータの書込み及び読出しを同時に行なうマルチビットテストに際し、上記Nチャネルトランジスタをオンし、データバスを構成する各配線を接地する。

請求項（抜粋）：

メモリチップ内に複数のメモリアレイバンクが設けられ、各メモリアレイバンクを切り替えて使用するバンク切替方式の半導体記憶装置において、上記メモリアレイバンクを構成する複数のメモリアレイと、上記各メモリアレイと外部との間で情報データの伝送を行なう入出力回路と、互いに隣接して配置される複数の配線から構成され、上記各メモリアレイと入出力回路とを接続するデータバスと、上記データバス上に配設され、ソース側で該データバスを構成する配線と接続する一方、ドレイン側で接地されるNチャネルトランジスタと、を有しており、複数のメモリアレイに対するデータの書込み及び読出しを同時に行なうマルチビットテストに際し、上記Nチャネルトランジスタがオンされ、上記データバスを構成する各配線が接地されることを特徴とする半導体記憶装置。

IPC (4件)：

G11C 29/00 671 , G01R 31/28 , G11C 11/401 , G11C 11/409

FI (6件)：

G11C 29/00 671 Q , G11C 11/34 371 A , G11C 11/34 354 R , G11C 11/34 362 H , G01R 31/28 B , G01R 31/28 V

Fターム (24件)：

2G132AA08 , 2G132AB01 , 2G132AK07 , 2G132AL09 , 5L106AA01 , 5L106DD04 , 5L106DD06 , 5L106DD12 , 5L106GG05 , 5L106GG07 , 5M024AA23 , 5M024BB17 , 5M024BB40 , 5M024DD06 , 5M024DD15 , 5M024GG01 , 5M024HH10 , 5M024LL01 , 5M024MM02 , 5M024MM04 , 5M024PP01 , 5M024PP02 , 5M024PP03 , 5M024PP07

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