特許

J-GLOBAL ID：200903011700397073

ゲート誘電体の製造方法及び半導体ゲート

発明者： ジェームズ・ヨン・メン・リー ,  イン・キュン・レウン ,  エレハンカ・ラマチャンドラマーシー・プラディープ ,  ジア・ツェン・チェン ,  ラップ・チャン ,  エルジン・クーク ,  ラヴィ・サンダレサン ,  ヤン・パン
出願人/特許権者： チャータード・セミコンダクター・マニュファクチャリング・リミテッド
代理人 (1件)： 社本 一夫 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-016958
公開番号（公開出願番号）：特開2002-270835
出願日： 2002年01月25日
公開日（公表日）： 2002年09月20日
要約：

【要約】 (修正有)【課題】 誘電率の異なる領域を有するゲート誘電体を製造する方法を提供する。【解決手段】 誘電率が異なる領域を持つゲート誘電体を形成する方法である。半導体構造体11上に低K値の誘電層20を形成する。低K値の誘電層20上にダミー誘電層が形成される。該ダミー誘電層及び低K値の誘電層20は開口部を形成し得るようにパターン化する。ダミー誘電層が段付きのゲート開口部を形成し得るように選択的に低K値誘電層20に対して等方性にエッチングされる。ダミー誘電体上に及び段付きのゲート開口部内に高K値の誘電層60が形成される。高K値の誘電層60上にゲート電極80Aが形成される。

請求項（抜粋）：

ゲート誘電体の製造方法において、a.半導体構造体上に低K値の誘電層を形成するステップと、b.前記低K値の誘電層上にダミー誘電層を形成するステップと、c.前記ダミー誘電層に第一のゲート開口部、及び前記低K値の誘電層に第二のゲート開口部を形成し得るように、前記ダミー誘電層及び低K値の誘電層をパターン化するステップと、d.前記第一のゲート開口部を開けるべく、前記ダミー誘電層を選択的に前記低K値の誘電層に対して等方性エッチングして、段付きのゲート開口部を形成するステップと、e.前記ダミー誘電体上及び前記段付きのゲート開口部内に、高K値の誘電層を形成するステップと、f.前記高K値の誘電層上にゲート電極を形成するステップとを備える、ゲート誘電体の製造方法。

IPC (3件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 29/43

FI (3件)：

H01L 29/78 301 G ,  H01L 29/78 301 P ,  H01L 29/62 G

Fターム (44件)：

4M104BB01 ,  4M104BB04 ,  4M104CC05 ,  4M104DD03 ,  4M104DD04 ,  4M104DD10 ,  4M104DD13 ,  4M104DD16 ,  4M104DD17 ,  4M104EE03 ,  4M104EE09 ,  4M104EE16 ,  4M104EE17 ,  4M104FF06 ,  4M104FF13 ,  4M104GG09 ,  5F140AA01 ,  5F140AA11 ,  5F140AA21 ,  5F140AA23 ,  5F140AC36 ,  5F140BA01 ,  5F140BD01 ,  5F140BD04 ,  5F140BD07 ,  5F140BD11 ,  5F140BD12 ,  5F140BD13 ,  5F140BD16 ,  5F140BD18 ,  5F140BE09 ,  5F140BF01 ,  5F140BF04 ,  5F140BF05 ,  5F140BF08 ,  5F140BF42 ,  5F140BG08 ,  5F140BG36 ,  5F140BG40 ,  5F140BG45 ,  5F140BH15 ,  5F140BK02 ,  5F140BK13 ,  5F140BK21

引用特許：

審査官引用 (1件)

• MOSFETデバイスを形成する方法
  公報種別：公開公報   出願番号：特願2001-017484   出願人：インターナショナル・ビジネス・マシーンズ・コーポレーション