特許

J-GLOBAL ID：200903011732552801

抵抗の小さなDRAMデジット線を形成する方法

発明者： ハワード・イー・ローズ ,  チャールズ・エイチ・デニソン ,  ピエール・シー・ファザン ,  ヨウ・チン・リュウ ,  ヒャン・シー・チャン
出願人/特許権者： マイクロン・テクノロジー・インコーポレイテッド
代理人 (1件)： 田澤 博昭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-195912
公開番号（公開出願番号）：特開平5-226614
出願日： 1992年07月01日
公開日（公表日）： 1993年09月03日
要約：

【要約】 (修正有)【目的】抵抗低減デジット線を製造するためのDRAM製造プロセスを提供する。【構成】デジット線50,52は、ワード線22の間におけるギャップと交差する際においても小さな抵抗を維持するようにして製造される。計算された臨界ギャップ間隙より小さいか又はそれ以下となる寸法を有するギャップにはブリッジングを施し、当該臨界ギャップ寸法より大きいか又はそれ以上となる寸法を有するギャップの輪郭には追従するように為すことによって、デジット線の抵抗は、最小限にされることが可能である。

請求項（抜粋）：

異なった導電層及び絶縁層を被着してパターン形成することによってウェーハを選択的に処理し、ワード線(22)及び活性領域を形成するように成し、導電層及び絶縁層の中にギャップ(26、27及び29)を画成し、ビット線抵抗(RDIGIT )の関数として前記ギャップに関する限界寸法の範囲を決定し、限界寸法の前記範囲内における最小寸法より小さな寸法を有する前記ギャップの第1グループ(26及び27)と、限界寸法の前記範囲内における最大寸法より大きな寸法を有する前記ギャップの第2グループ(29)とを準備するようにして前記ギャップを寸法形成し、ギャップの前記第1グループにブリッジングを施して、ギャップの前記第2グループの位相にドーピングされたポリシリコン層を付け加えるという段階を包含するようにして、前記ワード線及び活性領域の頂上に選択された厚さを有するドーピングされたポリシリコンの層(50)を準備し、ドーピングされた当該シリコン層の頂上に導電性物質の層(52)を準備し、ドーピングされたポリシリコン層と導電性物質層の両者の部分を取り除いて、デジット線を形成するように成したという各段階を含んで成る、集積回路を有する半導体ウェーハ上においてデジット線を形成する方法。

IPC (3件)：

H01L 27/108 ,  H01L 21/90 ,  G11C 11/401

FI (2件)：

H01L 27/10 325 P ,  G11C 11/34 352 Z