特許
J-GLOBAL ID：200903011789329076
半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
平山 一幸 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-020792
公開番号（公開出願番号）：特開平5-055479
出願日： 1977年07月28日
公開日（公表日）： 1993年03月05日
要約：
【要約】【目的】 高集積化ができ、製作も容易であり、低電力で高速度の動作が行えるようにする。【構成】 ノルマリオフ型パンチングスルーBPTとノルマリオン型SITを同一基板上に、ノルマリオフ型パンチングスルーBPTのベース領域の間隔とノルマリオン型SITのゲート間隔がほぼ等しくなるように構成し、なおかつノルマリオフ型パンチングスルーBPTのコレクタ領域とノルマリオン型SITのソース領域を基板内部に設けられた埋め込み領域を用いることにより共通となしている。
請求項（抜粋）：
第1導電型の半導体基板の一主表面に、前記第1導電型とは異なる第2導電型で低不純物密度の半導体層と、前記半導体層の一部に形成された第1導電型で低不純物密度の拡散層を有し、前記半導体基板と前記半導体層との間に埋め込まれた第2導電型で高不純物密度の埋め込み領域をコレクタ領域となし、前記拡散層の表面側に形成された第2導電型で高不純物密度のエミッタ領域と、前記エミッタ領域を取り囲むように設けられた第1導電型で高不純物密度のベース領域と、前記拡散層の一部からなる第1チャンネル領域とから構成されたノルマリオフ型パンチングスルーバイポーラトランジスタを有し、また、前記埋め込み領域をソース領域となし、前記半導体層の表面側に形成された第2導電型で高不純物密度のドレイン領域と、前記ドレイン領域を取り囲むように設けられ、かつ前記ベース領域とほぼゲート間隔の等しい、第1導電型で高不純物密度のゲート領域と、前記半導体層の一部からなる第2チャンネル領域とから構成されたノルマリオン型静電誘導トランジスタを有する構造において、前記ノルマリオフ型パンチングスルーバイポーラトランジスタをドライバトランジスタに、前記ノルマリオン型静電誘導トランジスタを負荷にしたことを特徴とする半導体集積回路。
引用特許：
前のページに戻る
