メモリカードインタフェース装置

発明者： ,
出願人/特許権者：
代理人 (1件)：香取孝雄
公報種別：公開公報
出願番号（国際出願番号）：特願平6-206769
公開番号（公開出願番号）：特開平8-076942
出願日： 1994年08月31日
公開日（公表日）： 1996年03月22日
要約：

【要約】 (修正有)【目的】パーソナルコンピュータ規格のメモリカードをホスト処理装置に有効に接続する。【構成】ホストインタフェース部210 はホスト処理装置からの制御信号をシーケンス制御部230 およびデータ制御部220 に供給する。シーケンス制御部230 はメモリカードからの状態信号を受けて、メモリカードに応じたシーケンスにてデータ制御部230 を制御する。特に、メモリカードにアクセスするときに、データをバッファ240,250 にセクタ毎に交互に蓄積して、ホスト処理装置側との間のデータの速度差を吸収する。つまり、一方のバッファ240 にてデータをカードに対して書き込みまたは読み出している間に、他方のバッファ250 にてホスト処理装置に対してデータを供給または受ける動作を実行する。この間にシーケンス制御部230 ではレジスタ260 に次のパラメータが設定され、以上の動作をくり返し実行する。

請求項（抜粋）：

データの読み出しおよび書き込みが所定の容量のブロック単位毎にアクセスされるメモリカードと、データの特性に応じてその転送速度が異なるデータを取り扱うホスト処理装置とを着脱自在に接続するメモリカードインタフェース装置において、該装置は、前記ホスト処理装置から前記メモリカードへの制御信号をインタフェースするホストインタフェース部と、該ホストインタフェース部からの制御信号および前記メモリカードからの状態信号を受けて該メモリカードへのアクセスを実行するシーケンス制御部と、該シーケンス制御部からの制御信号を受けて、そのシーケンスに基づいて前記メモリカードへのデータのアクセスを実行するデータ制御部とを含み、該データ制御部は、前記メモリカードにて取り扱われるブロック単位のアクセス容量と同様の容量を有するデータ記憶手段を少なくとも2面以上有し、該データ記憶手段をブロック単位毎に交互に切り替えてデータのバッファリングを行なうことを特徴とするメモリカードインタフェース装置。

IPC (6件)：

G06F 3/08 , G06F 12/06 524 , G06K 7/04 , G06K 19/07 , H04N 5/765 , H04N 5/781

FI (2件)：

G06K 19/00 N , H04N 5/781 510 E

引用特許：

審査官引用 (12件)

特開昭64-026220
特開昭64-026220
特開昭64-026220

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