特許

J-GLOBAL ID：200903011878118526

キャッシュメモリシステム

発明者： 早川 文彦 ,  岡野 廣
出願人/特許権者： 富士通株式会社
代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2001-035175
公開番号（公開出願番号）：特開2002-236616
出願日： 2001年02月13日
公開日（公表日）： 2002年08月23日
要約：

【要約】【課題】 セットアソシアティブ構成による高ヒット率モードとダイレクトマップ構成による低消費電力モードとを動的に切り替えること。【解決手段】 通常状態と低消費電力状態との切り替えが可能なタグメモリRAMモジュール31a〜31dおよびキャッシュメモリRAMモジュール32a〜32dをそれぞれn個ずつ並列に接続し、すべてのタグメモリRAMモジュールおよびすべてのキャッシュメモリRAMモジュールが通常状態で動作するnウェイのセットアソシアティブ構成と、要求アドレスの値に基づいていずれか一組のタグメモリRAMモジュールおよびキャッシュメモリRAMモジュールのみが通常状態で動作し、かつ残りのタグメモリRAMモジュールおよびキャッシュメモリRAMモジュールが低消費電力状態となる1ウェイのダイレクトマップ構成とを、電力モード信号に応じて切り替える。

請求項（抜粋）：

n個のタグメモリRAM部と、通常状態と低消費電力状態との切り替えが可能なn個のキャッシュメモリRAM部と、電力モード信号に基づいて、前記キャッシュメモリRAM部のうち、すべてのキャッシュメモリRAM部が通常状態で動作するnウェイ構成か、または入力された要求アドレスの値に基づいていずれか一つのキャッシュメモリRAM部のみが通常状態で動作し、かつ残りのキャッシュメモリRAM部が低消費電力状態となる1ウェイ構成のいずれかのウェイ構成への切り替えを制御するRAM電力制御手段と、データ読み出し時に、いずれか一つのキャッシュメモリRAM部から読み出されたデータのみを選択するデータセレクタと、前記nウェイ構成においては、前記要求アドレスの値に対応するキャッシュメモリRAM部から読み出されたデータのみを選択し、一方、前記1ウェイ構成においては、通常状態のキャッシュメモリRAM部から読み出されたデータのみを選択するように、前記データセレクタを制御するデータセレクタ制御手段と、を具備することを特徴とするキャッシュメモリシステム。

IPC (2件)：

G06F 12/08 579 ,  G06F 12/08 511

FI (2件)：

G06F 12/08 579 ,  G06F 12/08 511 E

Fターム (3件)：

5B005KK12 ,  5B005MM01 ,  5B005TT02