特許

J-GLOBAL ID：200903011915032890

半導体装置

発明者： 三宅 秀治
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平4-131973
公開番号（公開出願番号）：特開平5-304269
出願日： 1992年04月24日
公開日（公表日）： 1993年11月16日
要約：

【要約】【目的】 スタックトキャパシタ型DRAMにおいて、セル容量を大きくしてもセル領域と周辺回路領域との段差が大きくなることのないようにする。【構成】 MOSトランジスタ上を第1の層間絶縁膜106、第2の層間絶縁膜107で覆い、これら層間絶縁膜に、MOSトランジスタのソース・ドレイン領域であるn型拡散層105に到達する開孔を設け、開孔の内壁に電荷蓄積電極108を形成する。電荷蓄積電極108上に容量絶縁膜109、対向電極110を設ける。

請求項（抜粋）：

半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板の表面領域内に形成されたソース・ドレイン領域と、前記半導体基板上に形成された、前記ソース・ドレイン領域の一方の領域上に開孔を有する絶縁膜と、前記ソース・ドレイン領域の一方と接触し、前記絶縁膜の開孔の内壁を覆って形成された第1の導電性膜と、前記第1の導電性膜の表面に形成された誘電体膜と、前記絶縁膜の開孔内に、前記第1の導電性膜上に前記誘電体膜を介して形成された第2の導電性膜と、を具備する半導体装置。

IPC (2件)：

H01L 27/108 ,  H01L 27/04