特許

J-GLOBAL ID：200903011921558292

半導体集積回路装置

発明者： 松田 幸彦
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-327128
公開番号（公開出願番号）：特開平7-183475
出願日： 1993年12月24日
公開日（公表日）： 1995年07月21日
要約：

【要約】【目的】 ゲートアレイ型半導体集積回路装置においてSRAMを構成する場合、必要以上のセル数を使用したり、チップ面積を占有することのない、基本セルを提供する。【構成】 本発明の基本セルは、基本論理機能を実現するためのPチャネルMOSトランジスタ領域1と、NチャネルMOSトランジスタ領域2と、それぞれのMOSトランジスタのゲート電極3、およびPチャネルMOSトランジスタのソース電位を供給するための第1層電源配線4と、NチャネルMOSトランジスタのソース電位を供給するための第1層グランド配線5、またこれら1ALVDD・GND横バス配線に対して垂直方向に延びる、第2層電源配線6、または第2層グランド配線7が含まれる。そしてこれら第2層電源・グランド配線の直下に、SRAMの1ビットセル構成時にトランスファーゲートとして用いるNチャネルトランジスタ8を配置する。

請求項（抜粋）：

マスタースライス方式のゲートアレイ型半導体集積回路装置において、Nチャネル型MOSトランジスタが、電源配線またはグランド配線の直下に配置されることを特徴とする半導体集積回路装置。

IPC (3件)：

H01L 27/118 ,  H01L 21/8244 ,  H01L 27/11

FI (2件)：

H01L 21/82 M ,  H01L 27/10 381

引用特許：

審査官引用 (3件)

• 特開平3-016261
  
• 特開平4-061160
  
• 特開平4-206866