特許

J-GLOBAL ID：200903011932479262

遅延挿脱回路及び該回路を備えるデータ通信装置

発明者： 山田 勉
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平7-212276
公開番号（公開出願番号）：特開平9-064855
出願日： 1995年08月22日
公開日（公表日）： 1997年03月07日
要約：

【要約】【課題】 本発明は遅延挿脱回路及び該回路を備えるデータ通信装置に関し、簡単な構成で受信フレームと自フレーム間の最適マージンが容易に得られる遅延挿脱回路及び該回路を備えるデータ通信装置の提供を課題とする。【解決手段】 タンデムに接続し、受信フレームの遅延挿脱を行う遅延量の異なる複数の遅延挿脱部11と、受信フレームと自フレームの位相を比較する比較部12と、比較部の比較結果に基づき受信フレームと自フレーム間のマージンを最適化するように各遅延挿脱部の制御を行う制御部13とを備える遅延挿脱回路。好ましくは、フレーム周期をTとするときに、各遅延挿脱部の遅延挿脱量はT/2n (但し、n=1,2,...)とする。比較部12は自フレームに係る所定の位相を分割した各区間?@,?Aに受信フレームのフレーム同期用信号RFP/FPが有るか否かを検出することにより位相比較を行う。また上記遅延挿脱回路を備えるデータ通信装置。

請求項（抜粋）：

タンデムに接続し、受信フレームの遅延挿脱を行う遅延量の異なる複数の遅延挿脱部と、受信フレームと自フレームの位相を比較する比較部と、比較部の比較結果に基づき受信フレームと自フレーム間のマージンを最適化するように各遅延挿脱部の制御を行う制御部とを備えることを特徴とする遅延挿脱回路。

IPC (3件)：

H04L 7/00 ,  H04J 3/06 ,  H04L 1/00

FI (3件)：

H04L 7/00 A ,  H04J 3/06 Z ,  H04L 1/00 B