特許

J-GLOBAL ID：200903011957965650

不揮発性半導体メモリ装置及びその製造方法

発明者： 安藤 仁志
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 岡田 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平6-061051
公開番号（公開出願番号）：特開平7-273225
出願日： 1994年03月30日
公開日（公表日）： 1995年10月20日
要約：

【要約】【目的】 フローティングゲートを有する不揮発性半導体メモリ装置のデータの信頼性を向上する。【構成】 シリコン基板21上にフローティングゲート23が配置され、このフローティングゲート23と一部重なり合うようにして制御ゲート25が配置される。シリコン基板21の表面には段差が設けられ、制御ゲート25の底面がフローティングゲート23の底面より低く位置するようしている。これにより、制御ゲート25のフローティングゲート23側に生じる突起がフローティングゲート23から離れ、制御ゲート25の突起からフローティングゲート23へのFN導通が生じにくくなる。従って、非選択状態のときにフローティングゲート23に電荷が注入されなくなる。

請求項（抜粋）：

一導電型の半導体基板と、この半導体基板上に電気的に独立した状態で配置されるフローティングゲートと、このフローティングゲートに隣接し、少なくとも一部が重なり合って配置される制御ゲートと、上記フローティングゲートの上記制御ゲートに対向する側とは反対側の基板領域に形成される逆導電型の第1の半導体領域と、上記制御ゲートの上記フローティングゲートに対向する側とは反対側の基板領域に形成される逆導電型の第2の半導体領域と、を備え、上記フローティングゲートが配置される上記半導体基板の表面領域と上記制御ゲートが配置される上記半導体基板の表面領域との間で上記制御ゲート側が低くなる段差が設けられることを特徴とする不揮発性半導体メモリ装置。

IPC (3件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792