特許
J-GLOBAL ID：200903011960244599
全加減算器
発明者：
,
出願人/特許権者：
代理人 (1件)：
加藤 卓
公報種別：公開公報
出願番号（国際出願番号）：特願平8-069511
公開番号（公開出願番号）：特開平9-258960
出願日： 1996年03月26日
公開日（公表日）： 1997年10月03日
要約：
【要約】【課題】 加算ないし減算演算と、一致判断とを同時かつ高速に行なうことができる非同期式1ビット加減算器および全加減算器を提供する。【解決手段】 入力信号XiとYiをそれぞれ入力するXOR11、12と、XOR11による排他的諭理和の結果信号、および加算または減算を切り替えるモード切替入力信号Miを用いて、入力信号Yi、ないし下位ビットからの入力信号CBiのいずれかを選択して出力信号Boとして出力するスイッチ14を設け、さらに、一致判断入力信号Ei、ないし「不一致」を示す論理レベルから一致判断出力信号Eoを選択して出力するスイッチ151を設けて、非同期式1ビットの加減算器を構成する。また、この非同期式1ビット加減算器を、2ビット以上のビット幅の1組の数値入力信号XおよびYのビット幅に応じて設け「X-Y」の減算演算結果を出力するのと並行して、XとYとの一致判断を行ないその結果を出力する非同期式全減算器を構成する。
請求項（抜粋）：
加算演算と減算演算とを切り替える信号により、加算演算または減算演算を行うよう構成された全加減算器において、加算演算と減算演算とを切り替える信号により加算演算を行うよう設定された状態では、2つの入力信号Xi、Yiを用い、さらに下位ビットからの入力信号CBiを桁上げ信号として用いて加算演算Xi+Yi+CBiを行ない、加算結果信号SDと、上位ビットへの桁上げ出力信号CBoを出力するに際して、入力信号XiとYiとの排他的論理和の結果信号を用いて、入力信号Yiと桁上げ入力信号CBiとから桁上げ出力信号CBoを選択し出力し、一方、前記加算演算と減算演算とを切り替える信号により減算演算を行うよう設定された状態では、2つの入力信号Xi、Yiを用い、さらに下位ビットからの入力信号CBiを桁借り信号として用いて減算演算Xi-Yi-CBiを行ない、減算結果信号SDと、桁借り出力を信号CBoを出力するに際して、XiとYiとの排他的論理和の結果信号を用いて、入力信号Yiと桁借り入力信号CBiとから桁借り出力信号CBoを選択し出力する手段と、一致判断入力信号Eiと「不一致」を表現する基準レベルとから一致判断出力信号Eoを選択して出力する手段を有することを特徴とする非同期式1ビット全加減算器。
IPC (2件)：
FI (3件)：
G06F 7/50 A
, G06F 7/50 Q
, G06F 7/02 G
