特許

J-GLOBAL ID：200903012029101284

集積回路

発明者： 岡田 昌幸 ,  原 哲也
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-205161
公開番号（公開出願番号）：特開2001-035200
出願日： 1999年07月19日
公開日（公表日）： 2001年02月09日
要約：

【要約】【課題】 回路面積およびチップ面積の増大を抑制するとともに、メモリのテスト速度をより正確に測定可能にした集積回路を得ることである。【解決手段】 メモリ12a,12bと、該メモリ12a,12b近傍に構成されたそのメモリをテストするテスト回路13a,13bとを、外部インタフェース14近傍における回路を構成するチップ外周領域の特定位置に配置した。

請求項（抜粋）：

メモリと、該メモリをアクセスするロジック部などからなるブロックが複数配置されるとともに、外部インタフェースを有し、該外部インタフェースからアドレスバスおよびデータバスを介して前記メモリに対し各種テストを行うテスト回路を備えた集積回路において、前記メモリと、該メモリ近傍に構成されたそのメモリをテストする前記テスト回路とを、前記外部インタフェース近傍における回路を構成するチップ外周領域の特定位置に配置したことを特徴とする集積回路。

IPC (3件)：

G11C 29/00 675 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

G11C 29/00 675 L ,  H01L 27/04 T

Fターム (14件)：

5F038BE05 ,  5F038CD07 ,  5F038CD08 ,  5F038CD15 ,  5F038DF05 ,  5F038DF14 ,  5F038DT02 ,  5F038DT04 ,  5F038DT05 ,  5F038DT18 ,  5F038EZ20 ,  5L106DD08 ,  5L106DD32 ,  5L106GG06