特許

J-GLOBAL ID：200903012044788156

半導体チップの実装構造

発明者： 青木 慎
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2001-192186
公開番号（公開出願番号）：特開2003-007769
出願日： 2001年06月26日
公開日（公表日）： 2003年01月10日
要約：

【要約】【課題】 接着剤内にボイドが混入するのを抑圧することができる半導体チップ実装構造を得る。【解決手段】 基板11の、半導体チップ実装領域12に、配線パターン13,14とは別に、ダミーパターン15,16を形成することで、基板11と接着剤間を遮断して、加熱した際に基板から発生する水蒸気、アウトガス等が接着剤に混入するのを阻止する。

請求項（抜粋）：

複数の配線パターンを有した基板と、前記基板に、接続用樹脂を介して前記配線パターンと電気的に接続される電極を有した半導体を装着してなる半導体チップの実装構造において、前記基板の前記半導体チップが装着される部分に対応して前記配線パターンとは別にダミーパターンを形成したことを特徴とする半導体チップの実装装置。

IPC (5件)：

H01L 21/60 311 ,  H01L 23/29 ,  H01L 23/31 ,  H05K 1/02 ,  H05K 3/34 501

FI (4件)：

H01L 21/60 311 S ,  H05K 1/02 N ,  H05K 3/34 501 E ,  H01L 23/30 R

Fターム (27件)：

4M109AA01 ,  4M109CA05 ,  4M109DB16 ,  5E319AA03 ,  5E319AA06 ,  5E319AB06 ,  5E319AC20 ,  5E319BB01 ,  5E319BB16 ,  5E319CC03 ,  5E319CC12 ,  5E319CD25 ,  5E319GG20 ,  5E338AA01 ,  5E338BB75 ,  5E338CC01 ,  5E338CC06 ,  5E338CC09 ,  5E338CD23 ,  5E338CD33 ,  5E338EE31 ,  5F044KK09 ,  5F044LL07 ,  5F044LL09 ,  5F044LL11 ,  5F044RR18 ,  5F044RR19