特許
J-GLOBAL ID：200903012065939650
半導体集積回路の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-129870
公開番号（公開出願番号）：特開平6-342774
出願日： 1993年06月01日
公開日（公表日）： 1994年12月13日
要約：
【要約】【目的】薄膜キャパシタの上部電極を接続する電極間配線を精度良く形成する。【構成】SiO2 膜2にコンタクト孔を形成し、このコンタクト孔内にリンをドープしたポリシリコン膜3を形成した後、下部電極4、高誘電体膜5、上部電極6用の膜を堆積する。次いで、フォトレジスト膜7をマスクとしパターニングして上部電極6、高誘電体膜5、下部電極4を形成する。次で全面にSOG膜8を形成したのちエッチバックし、フォトレジスト膜7を露出させる。次でフォトレジスト膜7を剥離したのち、電極間配線9を形成する。
請求項（抜粋）：
半導体基板上に層間絶縁膜を形成したのちコンタクト孔を形成する工程と、このコンタクト孔内にリンを導入したポリシリコン膜を埋め込んだ後、全面に第1の金属膜と誘電体膜と第2の金属膜とを順次形成する工程と、フォトレジスト膜をマスクとし前記第2の金属膜と誘電体膜と第1の金属膜をドライエッチング法にてパターニングし誘電体膜の上下に上部電極と下部電極とを有する複数のキャパシタを形成したのち全面に塗布法により絶縁膜を形成する工程と、この絶縁膜をエッチバックし前記フォトレジスト膜を露出させる工程と、露出した前記フォトレジスト膜を除去したのち複数の前記上部電極を接続する電極間配線を形成する工程とを備えたことを特徴とする半導体集積回路の製造方法。
IPC (3件)：
H01L 21/302
, H01L 21/90
, H01L 27/04
