特許

J-GLOBAL ID：200903012073821804

半導体集積回路装置及びその製造方法

発明者： 小森 和宏 ,  西本 敏明 ,  目黒 怜 ,  久米 均 ,  山本 英明
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平10-210668
公開番号（公開出願番号）：特開平11-097562
出願日： 1989年04月26日
公開日（公表日）： 1999年04月09日
要約：

【要約】【目的】 浮遊ゲート電極のエッジ部の絶縁膜の絶縁破壊を防止すること。【構成】 第1の絶縁膜へのトンネル現象を利用してソース領域から情報の消去を行うMISFET型の不揮発性メモリセルを有する半導体集積回路装置において、(1)半導体基板の表面に第1の絶縁膜を介して設けられた浮遊ゲート電極7(2)浮遊ゲート電極7上に第2の絶縁膜8を介して設けられた制御ゲート電極9(3)半導体基板表面の浮遊ゲート電極及び制御ゲート電極の両端部に設けられた上記MISFETのソース、ドレイン領域として働く第1及び第2のn型半導体領域11,14を有し、浮遊ゲート電極7はコーナー部での電界集中を緩和する形状をしている。

請求項（抜粋）：

第1の絶縁膜へのトンネル現象を利用してソース領域から情報の消去を行うMISFET型の不揮発性メモリセルを有する半導体集積回路装置において、(1)半導体基板の表面に第1の絶縁膜を介して設けられた浮遊ゲート電極(2)上記浮遊ゲート電極上に第2の絶縁膜を介して設けられた制御ゲート電極(3)上記半導体基板表面の前記浮遊ゲート電極及び制御ゲート電極の両端部に設けられた上記MISFETのソース、ドレイン領域として働く第1及び第2のn型半導体領域を有し、前記浮遊ゲート電極はコーナー部での電界集中を緩和する形状をしていることを特徴とする半導体集積回路装置。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

引用特許：

審査官引用 (4件)

• 特開昭62-023150
  
• 特開昭62-276878
  
• 特開昭62-131582
  
• 特開平2-072671