特許

J-GLOBAL ID：200903012074883609

半導体集積回路

発明者： 橘 大 ,  樋口 久幸 ,  中込 儀延 ,  佐々木 勝朗
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平5-221692
公開番号（公開出願番号）：特開平7-078480
出願日： 1993年09月07日
公開日（公表日）： 1995年03月20日
要約：

【要約】【目的】 高速動作に適したセルフリセット回路をデコード回路に用いながら、書き込み時の安定動作を確保するために遅延回路の遅延時間を可変としたデコード回路を提供する。【構成】 セルフリセット回路において出力信号20と同相で所定の時間遅れたリセット信号31、32を発生する遅延回路950の入力を出力信号20とパルス幅制御信号40とし、パルス幅制御信号40が高レベルとなる時刻を変えることで出力信号20のパルス幅を変える。また、出力信号20の電位を保持するラッチ回路201を付加する。【効果】 出力信号20のパルス幅を入力信号10、11のパルス幅より大きくできる。出力信号20の電位を保持するラッチ回路201を付加することで直流的に出力に電位を与える素子400、401、200により出力電位20が下がるのを防げる。

請求項（抜粋）：

NMOSトランジスタとPMOSトランジスタからなり、ゲート電極に第1の入力信号が加えられる第1のCMOS回路の第1の出力に、第1のMOSトランジスタのドレイン電極を接続し、第1のMOSトランジスタのゲート電極に第1の出力信号と同相で、所定の時間遅れた信号を加える回路において、上記第1のMOSトランジスタのゲート信号は第1の出力信号を入力に含む第1の遅延回路で発生し、第1の遅延回路の遅延時間を可変としたことを特徴とする半導体集積回路。

IPC (5件)：

G11C 11/413 ,  G11C 11/417 ,  G11C 11/419 ,  G11C 11/409 ,  H03K 5/13

FI (4件)：

G11C 11/34 302 A ,  G11C 11/34 305 ,  G11C 11/34 311 ,  G11C 11/34 354 A