特許

J-GLOBAL ID：200903012079281593

メモリ制御回路

発明者： 鈴木 忠臣
出願人/特許権者： 富士ゼロックス株式会社
代理人 (1件)： 菅井 英雄 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-059260
公開番号（公開出願番号）：特開平7-271663
出願日： 1994年03月29日
公開日（公表日）： 1995年10月20日
要約：

【要約】【目的】 任意のメモリアドレス範囲で大量のデータ転送を正しくかつ高速にアクセスするバースト転送が可能なメモリ制御回路を提供する。【構成】 行アドレス監視回路19は、昇順方向にアクセスする場合には行アドレスの最大値、降順方向にアクセスする場合には行アドレスの最小値を検出したとき検出信号20を出力する。メモリ制御信号生成回路10は、行アドレス監視回路19から検出信号20が出力されない場合にはバースト転送の動作を継続させ、行アドレス監視回路19から検出信号20が出力された場合にはメモリ素子12に対して一旦バースト転送の動作を終了させる制御信号を通知し、その後に同一のバスマスタからアクセス要求があった場合にはメモリ素子12に対して当該バスマスタから出力された次の列アドレスを取り込ませてバースト転送を再開する制御信号を通知する。

請求項（抜粋）：

少なくとも一つのバスマスタからのアクセス要求に基づいて列アドレス入力と行アドレス入力を備えるメモリ素子に対してバースト転送を指示する制御信号を送出するメモリ制御回路であって、前記メモリ素子の連続したアドレスエリアに対してアドレスの昇順方向にアクセスする場合には行アドレスの最大値、または最大値に準ずる値を検出したときに検出結果信号を出力し、アドレスの降順方向にアクセスする場合には行アドレスの最小値、または最小値に準ずる値を検出したときに検出結果信号を出力する行アドレス監視手段と、行アドレス監視手段から検出結果信号が出力されない場合にはバースト転送の動作を継続させ、行アドレス監視手段から検出結果信号が出力された場合にはメモリ素子に対して一旦バースト転送の動作を終了させる制御信号を通知し、その後に同一のバスマスタからアクセス要求があった場合にはメモリ素子に対して当該バスマスタから出力された次の列アドレスを取り込ませてバースト転送を再開する制御信号を通知するメモリ制御信号生成手段とを備えることを特徴とするメモリ制御回路。