特許

J-GLOBAL ID：200903012086866190

シンクロナスDRAMのアクセス機構

発明者： 宮脇 克樹 ,  太田 光彦 ,  前田 聖 ,  吉富 隆夫
出願人/特許権者： 富士通株式会社
代理人 (1件)： 石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-296441
公開番号（公開出願番号）：特開平10-144073
出願日： 1996年11月08日
公開日（公表日）： 1998年05月29日
要約：

【要約】【課題】 バースト長の設定されたSDRAMに対して多くのメモリアクセス形式に対応した複雑なアクセスが行えるメモリアクセス機構を簡単な回路で実現する。【解決手段】 設定されたバースト長で連続したアクセスを行うことが可能な、複数のバンクで構成されるバンク構造を有するシンクロナスDRAM10をアクセスするためのシンクロナスDRAMのアクセス機構であって、制御信号から、シンクロナスDRAMの状態に応じた制御シーケンス信号を生成する制御シーケンサを備えるシンクロナスDRAMのアクセス機構において、制御シーケンサは、独立して動作可能な、複数のバンクの個数分の複数のシーケンサ32,33 と、複数のシーケンサにより生成されるシーケンス信号に基づいたアクセス動作を行う順序を制御するアクセス順序制御回路34とを備えるようにする。

請求項（抜粋）：

設定されたバースト長で連続したアクセスを行うことが可能な、複数のバンクで構成されるバンク構造を有するシンクロナスDRAMをアクセスするためのシンクロナスDRAMのアクセス機構であって、制御信号から、前記シンクロナスDRAMの状態に応じた制御シーケンス信号を生成する制御シーケンサを備えるシンクロナスDRAMのアクセス機構において、前記制御シーケンサは、独立して動作可能な、前記複数のバンクの個数分の複数のシーケンサと、該複数のシーケンサにより生成されるシーケンス信号に基づいたアクセス動作を行う順序を制御するアクセス順序制御回路とを備えることを特徴とするシンクロナスDRAMのアクセス機構。

IPC (2件)：

G11C 11/407 ,  G11C 11/401

FI (2件)：

G11C 11/34 362 S ,  G11C 11/34 362 H