特許
J-GLOBAL ID：200903012103128947
メモリアドレス発生装置及び方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平8-066434
公開番号（公開出願番号）：特開平9-259261
出願日： 1996年03月22日
公開日（公表日）： 1997年10月03日
要約：
【要約】【課題】 ECCブロック等のデータパケットの書き込み、横及び縦方向の誤り訂正処理、訂正後のデータ出力を全てページモードで行うことができるアドレス発生回路を提供する。【解決手段】 i列×j行の各データで構成されるデータパケットを、L=2l、N=2n として、行方向にL分割、列方向にN分割し、分割された各ブロックのデータ数を2k ×2m とする。kビット、lビット、mビット、nビットの各カウンターを順に従属接続した行方向読み書きアドレス発生回路61と、mビット、nビット、kビット、lビットを順に従属接続した列方向読み書きアドレス発生回路62と、読み書きの方向を判別する回路65と、kビット、mビットをカラムアドレス、lビット、nビットローアドレスとしてRAMに供給する回路SW1。
請求項（抜粋）：
i列×j行の各データで構成されるデータパケットを、L=2l 、N=2n として、行方向にL分割、列方向にN分割し、分割された各ブロックのデータ数を2k ×2m とし(i、j、k、l、m、nは任意の正の整数)、ただし、A及びBを“0”を含む正の整数とするならば、行方向最終ブロックのデータ数は(2k -A)×2m 、列方向最終ブロックは2k ×(2m -B)、及び行方向及び列方向共に最終のブロックは(2k -A)×(2m -B)とした場合、kビット、lビット、mビット、nビットの各カウンターを順に従属接続した行方向読み書きアドレス発生手段と、mビット、nビット、kビット、lビットを順に従属接続した列方向読み書きアドレス発生手段と、前記データパケットの読み書きの方向が行方向か列方向かを選択し、行/列信号を提供する方向選択手段と、前記方向選択手段から提供される行/列信号に応じて、それぞれのアドレス発生手段からkビット、mビットlビット、nビットを選択するビット選択手段、を具備することを特徴とし、i列×j行のデータパケットを行方向又は列方向に読み書きするためのメモリーアドレス発生装置。
IPC (5件)：
G06T 1/60
, G06F 12/02 580
, G06F 12/16 320
, G11B 20/18 544
, G11C 7/00 311
G06F 15/64 450 G
, G06F 12/02 580 H
, G06F 12/16 320 F
, G11B 20/18 544 Z
, G11C 7/00 311 F
