特許

J-GLOBAL ID：200903012125328885

SOI構造MOS型半導体装置およびその製造方法

発明者： 今井 和雄 ,  三浦 賢次 ,  青木 隆宏
出願人/特許権者： 日本電信電話株式会社
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平6-258123
公開番号（公開出願番号）：特開平8-125187
出願日： 1994年10月24日
公開日（公表日）： 1996年05月17日
要約：

【要約】【目的】 ボディコンタクト領域を設置する場合のゲート電極容量の増加によるトランジスタ性能の低下を抑制する。【構成】 絶縁膜15上のシリコン層16にチャネル領域9を挟んでソース電極10に接続されたソース領域6とドレイン電極11に接続されたドレイン領域7とが形成され、チャネル領域9に接続してボディコンタクト領域8が形成され、このボディコンタクト領域8にボディコンタクト電極12が接続され、チャネル領域9上にゲート絶縁膜4およびボディコンタクト領域8の一部にゲート絶縁膜4より厚さの厚い絶縁膜18を介してゲート電極5が形成されている。

請求項（抜粋）：

絶縁膜上の半導体層にチャネル領域を挟んで第1の電極に接続されたソース領域と第2の電極に接続されたドレイン領域とが形成され、前記チャネル領域に接続して第1の半導体層が形成され、前記第1の半導体層に第3の電極が接続され、前記チャネル領域上に第1の絶縁層および前記第1の半導体層の一部に前記第1の絶縁層より厚さの厚い第2の絶縁層を介してゲート電極が形成されていることを特徴とするSOI構造MOS型半導体装置。

IPC (2件)：

H01L 29/786 ,  H01L 21/336

FI (2件)：

H01L 29/78 626 B ,  H01L 29/78 617 S