特許
J-GLOBAL ID：200903012159095618
NAND型ROMおよびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-311838
公開番号（公開出願番号）：特開平5-206397
出願日： 1992年11月20日
公開日（公表日）： 1993年08月13日
要約：
【要約】【目的】集積度の改善されたNAND型ROMを提供すること。【構成】半導体基板表面にストライプ状に複数の溝8を形成し、それら溝6の各々の側壁に素子分離用の絶縁膜9bを設ける。互いに相隣る2つの溝で挟まれた領域を第1の活性領域としそこにMOSFETを直列接続した第1のユニットアレーを配置する。溝の各々の底部を第2の活性領域としそこに第2のユニットアレーを配置する。トレンチアイソレーション技術によるときは、ユニットアレー間にトレンチが設けられるが、本発明ではその代りに側壁絶縁膜を設けるのである。【効果】トレンチの幅はリソグラフィー上の最小加工寸法で制限されるが、側壁絶縁膜の幅はリソグラフィーによる制約を受けない。従って64MビットのマスクROMでチップ寸法を約2ミリメータ小さくできる。
請求項（抜粋）：
半導体基板の表面に選択的に形成された第1の素子分離構造体で区画された複数のセルアレーブロック領域の各々に所定のピッチで配置され、側壁に第2の素子分離構造体として絶縁膜を有する所定幅の複数の溝を有し、前記溝の互いに相隣る2つで挟まれた前記半導体基板領域が構成する第1の活性領域の表面および前記溝の底面のうち前記絶縁膜に接触していない部分およびその下部が構成する第2の活性領域の表面に第1のゲート絶縁膜および第2のゲート絶縁膜をそれぞれ介して前記第1の活性領域および前記第2の活性領域と交叉する方向に配置された複数のワード線と、前記第1の活性領域および前記第2の活性領域に前記ワード線と自己整合してそれぞれ設けられたソース・ドレイン領域を各々が有する複数個のセルトランジスタを互いに直列接続して構成した第1および第2のユニットアレーと、前記第1のユニットアレーの一つおよびこれに隣接する前記第2のユニットアレーの一つの各々の一端に第1のユニット選択回路および第2のユニット選択回路を通じてそれぞれ接続されたディジット線と、前記第1のユニットアレーの一つおよびこれに隣接する前記第2のユニットアレーの一つの各々の他端にそれぞれ接続された接地線とを有することを特徴とするNAND型ROM。
IPC (2件)：
H01L 27/10 431
, G11C 17/08
