特許
J-GLOBAL ID：200903012159979940
デルタシグマ型AD変換回路
発明者：
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出願人/特許権者：
代理人 (1件)：
岡田 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平6-202280
公開番号（公開出願番号）：特開平8-070251
出願日： 1994年08月26日
公開日（公表日）： 1996年03月12日
要約：
【要約】【目的】 スイッチの数を減少されることにより、構成素子数の削減とスイッチングノイズの低減を計ったデルタシグマ型AD変換回路を実現する。【構成】 入力コンデンサ1の一端にスイッチ2を介して入力信号VINを入力し、他端をスイッチ3を介して増幅回路4の入力に接続し、両端を各々スイッチ5,6を介して接地電位に接続する。また、ステップ電圧ーVRをスイッチ7を介して帰還コンデンサ8の一端に入力し、この一端をスイッチ9を介して接地電位に接続し、帰還コンデンサ8の他端と入力コンデンサ1の他端を直接接続する。増幅回路4は、入出力間を積分コンデンサ10で接続し、その出力を比較回路11に入力し、比較結果であるデジタル信号を遅延してこの遅延信号に基づきスイッチ7,9をオンオフ制御するクロックパルスを生成する。
請求項（抜粋）：
第1スイッチを介して入力信号が一端に入力される入力コンデンサと、該入力コンデンサの一端を接地電位に接続するための第2スイッチと、第3スイッチを介して単一電圧源からのステップ電圧が入力される帰還コンデンサと、該帰還コンデンサの一端を接地電位に接続するための第4スイッチと、前記入力コンデンサの他端と前記帰還コンデンサの他端とを接続し該接続点を接地電位に接続するための第5スイッチと、入出力間に積分コンデンサを接続し前記接続点の電圧を第6スイッチを介して入力する増幅回路にて構成される積分回路と、該積分回路の出力と接地電位とを比較してデジタル信号を出力する比較回路と、該比較回路の出力デジタル信号を遅延する遅延回路と、該遅延回路の出力に基づき前記第3及び第4スイッチのオンオフ制御を行うための第3及び第4クロックパルスを出力するスイッチ制御回路とを備え、前記第1及び第5スイッチを第1クロックパルスによりオンオフ制御し、且つ、前記第2及び第6スイッチを第2クロックパルスによりオンオフ制御すると共に、前記第3及び第4スイッチに、前記遅延回路の出力が第1レベルのときは各々前記第1及び第2クロックパルスを印加し、第2レベルのときは各々前記第2及び第1クロックパルスを印加するようにしたことを特徴とするデルタシグマ型AD変換回路。
IPC (2件)：
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