特許

J-GLOBAL ID：200903012163176010

PLL回路

発明者： 小形 幸久
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平8-211166
公開番号（公開出願番号）：特開平10-056382
出願日： 1996年08月09日
公開日（公表日）： 1998年02月24日
要約：

【要約】【課題】 基準周波数が低いとVCOの出力信号の周波数精度が悪くなってしまう。また、水晶発振器は発振周波数が低いと、低電圧では発振を開始しにくいという特性を有しているため、動作電圧によっては発振周波数自体を下げられない場合がある。【解決手段】 第1のPLLループにおいて、入力される基準信号が逓倍されて出力信号として出力され、第1のPLLループにおける出力信号が、第2のPLLループにおける基準信号として用いられて第2のPLLループにおける出力信号が外部に出力される構成とし、第1のPLLループにおける基準信号源に水晶発振器101を用いた場合に、水晶発振器101における発振周波数よりも高い周波数を基準信号として用いる。

請求項（抜粋）：

第1及び第2の2つのPLLループを有し、前記第1のPLLループの出力信号を前記第2のPLLループの基準信号として用い、前記第2のPLLループの出力信号を外部に出力するPLL回路であって、前記第1のPLLループにおける基準信号を逓倍したものを第2のPLLループにおける基準信号として用いることを特徴とするPLL回路。

IPC (2件)：

H03L 7/22 ,  H03L 7/087

FI (2件)：

H03L 7/22 ,  H03L 7/08 P

引用特許：

審査官引用 (4件)

• 特開昭58-170229
  
• 特開平3-036822
  
• 特開平4-160924
  
• 特開昭49-122946