特許

J-GLOBAL ID：200903012172430809

半導体素子の製造方法

発明者： 奥野 泰幸
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 清水 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-100999
公開番号（公開出願番号）：特開平6-310497
出願日： 1993年04月27日
公開日（公表日）： 1994年11月04日
要約：

【要約】【目的】 スルーホールの導通不良をなくし、かつ、スルーホールにおける接続の信頼性の優れた多層配線構造を持つ半導体素子の製造方法を提供する。【構成】 多層配線構造を持つ半導体素子の製造方法において、層間絶縁膜層14にスルーホールを形成する工程と、真空中でスルーホールの側壁に付着している側壁堆積膜16を脱離させる温度で熱処理を行う工程と、大気に暴露することなくArのスパッタエッチングを行う工程を順に施す。

請求項（抜粋）：

多層配線構造を持つ半導体素子の製造方法において、(a)層間絶縁膜層にスルーホールを形成する工程と、(b)真空中でスルーホールの側壁に付着している堆積膜を脱離させる温度で熱処理を行う工程と、(c)大気に暴露することなくArのスパッタエッチングを行う工程を順に施すことを特徴とする半導体素子の製造方法。

IPC (4件)：

H01L 21/3205 ,  H01L 21/28 ,  H01L 21/285 ,  H01L 21/90

FI (2件)：

H01L 21/88 A ,  H01L 21/88 C