特許

J-GLOBAL ID：200903012198075411

圧縮された構成ビット・ストリームを使用してゲート・アレイをプログラムするプログラム可能論理回路、及びその方法

発明者： デビット・ジョン・クラフト ,  スコット・ホイットニー・ゴウルド ,  フランク・レイ・キィサー・サード ,  ブリアン・ワース
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-244590
公開番号（公開出願番号）：特開平9-153789
出願日： 1996年09月17日
公開日（公表日）： 1997年06月10日
要約：

【要約】【課題】 本発明は、圧縮されたビット・ストリームを使用してゲート・アレイをプログラムする方法およびプログラム論理回路を提供する。【解決手段】 汎用化データ圧縮解除エンジンをフィールド・プログラム可能ゲート・アレイ(「FPGA」)に組み込む。汎用化データ圧縮解除エンジンは、汎用データ圧縮解除技術、例えばLempel-Ziv型技術を使用する。動作中、圧縮された構成ビット・ストリームがFPGA中の汎用化データ圧縮解除エンジンによって受け取られ、それによって圧縮解除される。そして、得られる圧縮解除された構成ビット・ストリームを使用して、FPGA内の論理セルをプログラムする。

請求項（抜粋）：

複数のプログラム可能論理セルと、構成入力と、圧縮された入力および圧縮解除された出力を有する汎用化データ圧縮解除エンジンとを含み、前記圧縮された入力が前記構成入力に結合され、前記圧縮解除された出力が前記複数のプログラム可能論理セルに結合されて、それらのプログラミングを提供することを特徴とするプログラム可能論理回路。

IPC (3件)：

H03K 19/177 ,  H03K 19/173 101 ,  H03M 7/40

FI (3件)：

H03K 19/177 ,  H03K 19/173 101 ,  H03M 7/40