特許

J-GLOBAL ID：200903012204083243

半導体装置及びその製造方法

発明者： 本庄 敦
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-087695
公開番号（公開出願番号）：特開2001-274384
出願日： 2000年03月27日
公開日（公表日）： 2001年10月05日
要約：

【要約】【課題】 ゲート絶縁膜破壊を防ぎ、高い信頼性を有する半導体装置を提供する。【解決手段】 第1導電型の主半導体領域2の上部に配置された第2導電型の第1主電極領域3、第2主電極領域4、及びチャネル領域5と、チャネル領域5の上に配置されたゲート酸化膜6と、ゲート酸化膜6の上に配置された比誘電率が10以上の高誘電率ゲート絶縁膜7と、高誘電率ゲート絶縁膜7の上に配置された制御電極8とを少なくとも有する。制御電極8は主半導体領域2に対して実質的に垂直に配置された側面12と、側面12に対して実質的に垂直に配置された中央部分9と中央部分9に対して所定の上向きの傾斜を持ち、側面12と交わるコーナー部分10とからなる下面11とを有する。制御電極8のコーナー部分10の下に位置するゲート酸化膜6の膜厚は、ゲート電極8の中央部分9の下に位置するゲート酸化膜6の膜厚に比して厚い。

請求項（抜粋）：

半導体基板と、前記半導体基板の上部に配置された第1導電型の主半導体領域と、前記主半導体領域の上部に配置された第2導電型の第1主電極領域と、前記主半導体領域の上部に前記第1主電極領域と離間して配置された第2導電型の第2主電極領域と、前記主半導体領域の上部に前記第1主電極領域及び前記第2主電極領域に隣接して配置されたチャネル領域と、前記チャネル領域の上に配置されたゲート酸化膜と、前記ゲート酸化膜の上に配置された、比誘電率が10以上の高誘電率ゲート絶縁膜と、前記高誘電率ゲート絶縁膜の上に配置され、前記半導体基板に対して実質的に垂直に配置された側面と、当該側面に対して実質的に垂直に配置された中央部分と当該中央部分に対して所定の上向きの傾斜を持ち、当該側面と交わるコーナー部分とからなる下面とを有し、前記チャネル領域と異なる電圧が印加されることで前記第1主電極領域と前記第2主電極領域の間のキャリアの流れを制御する制御電極とを有することを特徴とする半導体装置。

IPC (4件)：

H01L 29/78 ,  H01L 21/265 ,  H01L 21/265 604 ,  H01L 21/283

FI (4件)：

H01L 21/265 604 Z ,  H01L 21/283 C ,  H01L 29/78 301 G ,  H01L 21/265 F

Fターム (33件)：

4M104BB30 ,  4M104CC05 ,  4M104EE03 ,  4M104EE09 ,  4M104EE16 ,  4M104FF06 ,  4M104FF18 ,  5F040DA19 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC11 ,  5F040EC12 ,  5F040ED01 ,  5F040ED03 ,  5F040ED04 ,  5F040ED09 ,  5F040EE05 ,  5F040EF02 ,  5F040EH02 ,  5F040EK05 ,  5F040EL02 ,  5F040FA01 ,  5F040FA02 ,  5F040FA05 ,  5F040FA07 ,  5F040FA10 ,  5F040FB02 ,  5F040FB05 ,  5F040FC10 ,  5F040FC14 ,  5F040FC21 ,  5F040FC23