特許

J-GLOBAL ID：200903012213737892

クロック逓倍器

発明者： 関 昇平 ,  山田 浩幸
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 佐々木 宗治 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-214368
公開番号（公開出願番号）：特開平9-064702
出願日： 1995年08月23日
公開日（公表日）： 1997年03月07日
要約：

【要約】【課題】 モノリシックのデジタル集積回路にも簡単に内蔵できるような構成のクロック逓倍器を得る。【解決手段】 周期Tの入力クロック信号を入力し、T/4より狭い幅を持たせたパルスに変換して出力するエッジパルス発生回路13と、遅延時間がそれぞれ、T/4、2T/4、3T/4と設定され、パルスをそれぞれ入力し、遅延パルスを出力する3個の遅延回路14、15及び16と、エッジパルス発生回路13から出力されたパルスと、3個の遅延回路からそれぞれ出力された3個の遅延パルスとを合成し、クロック信号を4逓倍した逓倍信号を出力する合成回路とを備えた。

請求項（抜粋）：

周期Tの入力クロック信号を入力し、T/nより狭い幅(ただし、nは2以上の整数)を持たせたパルスに変換して出力するエッジパルス発生回路と、遅延時間がそれぞれ、T/n、2T/n、...、(n-1)・T/nと設定され、前記パルスをそれぞれ入力し、遅延パルスを出力するn-1個の遅延回路と、前記エッジパルス発生回路から出力された前記パルスと、前記n-1個の遅延回路からそれぞれ出力されたn-1個の前記遅延パルスとを合成し、クロック信号をn逓倍した逓倍信号を出力する合成回路とを備えたことを特徴とするクロック逓倍器。