特許
J-GLOBAL ID：200903012235530973
混載LSIの形成方法
発明者：
出願人/特許権者：
代理人 (1件)：
花輪 義男
公報種別：公開公報
出願番号（国際出願番号）：特願平11-037040
公開番号（公開出願番号）：特開2000-236061
出願日： 1999年02月16日
公開日（公表日）： 2000年08月29日
要約：
【要約】【課題】混載LSIを製造する場合、1つの基板上に混在させる各回路素子の製造プロセスを統合して、プロセスの互換性を持たせないと、製造工数が長くなりコストが割高となる。プロセスの統合は、非常に難しかった。【解決手段】本発明は、ロジック回路及びメモリ回路若しくは、アナログ回路及びデジタル回路を、1つの基板上に混載形成する混載LSIにおける形成方法であって、回路素子をそれぞれ別個の基板に形成して動作試験の後、ダイ状態に分離し、所定基板に配置接着して配線を施して作製することにより、プロセスに互換性が不要で、熱処理等に制限されずに各回路素子が好適するプロセスで形成され、且つ同時に並列して各回路素子を形成しダイ形状となった回路素子を寄せ集めて混載する製造に掛かる時間が短縮された混載LSIの形成方法である。
請求項（抜粋）：
種々の回路素子を混載させて1つの基板上に形成する混載LSIの形成方法において、混載すべきそれぞれの回路素子をそれぞれ別個の半導体基板上に形成し、所定の動作試験を行い、良品の選別を行う回路素子形成工程と、前記動作試験をパスしたそれぞれの回路素子をダイ(チップ)状態に切り離し、回路素子単位で所定の基板に配置して、位置合わせ後に接着して固定する配置工程と、前記回路素子が接着された基板に、回路素子間を接続する金属配線を形成する配線工程と、を具備することを特徴とする混載LSIの形成方法。
IPC (2件)：
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