特許
J-GLOBAL ID：200903012356468388
先入れ先出しメモリを有する回路
発明者：
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出願人/特許権者：
代理人 (1件)：
三俣 弘文
公報種別：公開公報
出願番号（国際出願番号）：特願平6-035219
公開番号（公開出願番号）：特開平6-259956
出願日： 1994年02月09日
公開日（公表日）： 1994年09月16日
要約：
【要約】【目的】 カウンタなしで、読み出し/書き込み動作のためにアクセスされるマルチポートメモリを有する先入れ先出しメモリ(FIFO)を実現する。【構成】 FIFOは、読み出し動作を実行する際に読み出しポインタ生成器101によって活動化される読み出しワードラインによってアクセスされ、書き込み動作を実行する際に書き込みポインタ生成器107によって活動化される書き込みワードラインによってアクセスされる行に配列されたメモリセルのアレイ100と、一方のポインタ生成器によって順次活動化されそれぞれ一方のポインタ生成器によって生成されたポインタが他方のポインタ生成器によって生成されたポインタから与えられた行数内に進んでいるかどうかを決定する複数の一致回路207〜210、211を有しメモリに書き込まれたデータの量が完全に読み出されていないことを示す少なくとも1つのフラグを生成する手段とからなる。
請求項（抜粋）：
読み出し動作を実行する際に読み出しポインタ生成器(101)によって活動化される読み出しワードラインによってアクセスされ、書き込み動作を実行する際に書き込みポインタ生成器(107)によって活動化される書き込みワードラインによってアクセスされる行に配列されたメモリセルのアレイ(100)と、一方のポインタ生成器によって順次活動化されそれぞれ一方のポインタ生成器によって生成されたポインタが他方のポインタ生成器によって生成されたポインタから与えられた行数内に進んでいるかどうかを決定する複数の一致回路(207〜210、211)を有し、メモリに書き込まれたデータの量が完全に読み出されていないことを示す少なくとも1つのフラグを生成する手段とからなる先入れ先出しメモリを有する回路。
IPC (2件)：
G11C 7/00 318
, G06F 5/06 313
