特許
J-GLOBAL ID：200903012370428259
半導体装置の製造方法及び半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平8-084859
公開番号（公開出願番号）：特開平9-283636
出願日： 1996年04月08日
公開日（公表日）： 1997年10月31日
要約：
【要約】【課題】 Dual Gate構造のCMOSの製造工程では、N+ ポリシリコンとP+ ポリシリコンとのエッチング速度の違いから、基板の掘れや残渣が生じる。【解決手段】 基板11上に非晶質シリコンからなるシリコン膜15を成膜し、NMOS領域11a のシリコン膜15にN型不純物16を導入し、PMOS領域11b のシリコン膜15部分を所定膜厚だけエッチングする。次に、このシリコン膜15部分にP型不純物18を導入する。熱処理によって、シリコン膜15中のN型不純物16及びP型不純物18を拡散させると共に活性化させる。シリコン膜15上にWSixからなる導電膜19を成膜する。エッチングによって、シリコン膜15と導電膜19とをパターニングし、基板11のNMOS領域11a にN型のシリコン膜15と導電膜19とからなるN型パターン(N+ ゲート電極)21を形成し、PMOS領域11b にP型のシリコン膜15と導電膜19とからなるP型パターン(P+ ゲート電極)22を形成する。
請求項（抜粋）：
N型パターン形成領域とP型パターン形成領域とを有する基板上にシリコン膜を成膜する第1工程と、前記シリコン膜のN型パターン形成領域にN型不純物を導入すると共に、前記シリコン膜のP型パターン形成領域にP型不純物を導入する第2工程と、前記シリコン膜のN型パターン形成領域中に前記N型不純物を拡散させると共に、前記シリコン膜のP型パターン形成領域中に前記P型不純物を拡散させる第3工程と、前記シリコン膜上に金属系の導電膜を成膜する第4工程と、エッチングによって、前記シリコン膜と前記導電膜とをパターニングして前記基板上にN型パターンとP型パターンとを同時に形成する第5工程とを行う半導体装置の製造方法において、前記第1工程の後でかつ前記第2工程で前記シリコン膜のP型パターン形成領域にP型不純物を導入する前に、当該シリコン膜のP型パターン形成領域を所定膜厚だけエッチバックする工程を行うことを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/8238
, H01L 27/092
