特許

J-GLOBAL ID：200903012400240403

画像信号処理回路

発明者： 天野 邦彦
出願人/特許権者： 株式会社東芝
代理人 (1件)： 伊藤 進
公報種別：公開公報
出願番号（国際出願番号）：特願平9-228258
公開番号（公開出願番号）：特開平11-066289
出願日： 1997年08月25日
公開日（公表日）： 1999年03月09日
要約：

【要約】 (修正有)【課題】 フレームメモリへ書き込む高精細画像データの平均データレートを低減可能に構成することで、大容量のDRAMをフレームメモリとして使用し、回路規模の増大を防止し且つ低コスト化を図る。【解決手段】 A/D変換器2、8-32ビット変換器3によりディジタル化された画像データを小容量で高速動作可能なバッファ4に取り込むとき、入力制御回路5は画像データ4ライン当たり1ラインを取り込んで1フレーム分のブロックデータとし、さらに1フレーム期間毎にその取り込み位相が1ラインづつずれるような取り込み動作を4フレーム期間で一巡するように取り込みを制御する。このため、バッファ4に4フレーム期間で1画像フレームの全ラインの取り込みが可能となり、フレームメモリ8へ書き込むデータの平均データレートを下げることができ、DRAM等の大容量のメモリをフレームメモリ8として用いてフレーム周波数変換処理が可能となる。

請求項（抜粋）：

入力アナログ画像信号をディジタル画像信号に変換し、変換したディジタル画像信号の書き込み、読み出し可能な第1の記憶手段を用いて、前記入力アナログ画像信号のフレーム周波数を変換するとともにアナログ画像信号として出力する画像信号処理回路において、前記第1の記憶手段の前段に配置して、前記ディジタル画像信号の書き込み読み出しが可能な第2の記憶手段と、前記第2の記憶手段への前記ディジタル信号の書き込み、読み出しを制御するもので、前記入力アナログ画像信号を基に1フレーム分の前記ディジタル画像信号を入力順にm×n個(m、nは自然数)のブロック単位毎に等分割する手段と、前記入力アナログ画像信号のフレームを周期mでカウントする手段とを備え、前記入力アナログ画像信号のフレーム番号がp(pは自然数)の場合に、m×q+p-1(ただしqは(n-1)以下の自然数)番目の前記ブロックのディジタル画像信号をmブロックの周期で書き込むように制御するとともに、読み出し時には、書き込まれたブロック単位毎の前記ディジタル画像信号を前記第1の記憶手段に基づく所定の速度で前記第1の記憶手段の所定のアドレスに出力するように読み出し制御する入力制御手段と、前記第1の記憶手段の書き込み、読み出しを制御するメモリ制御手段によって、前記第1の記憶手段への前記1ブロック単位毎の前記ディジタル画像信号の書き込み、読み出しが制御され、読み出された前記第1の記憶手段からの前記ディジタル画像信号を記憶する第3の記憶手段と、前記第3の記憶手段への前記ディジタル画像信号の書き込み、読み出しを制御するもので、読み出し時には書き込まれた前記ディジタル画像信号を順に読み出すように制御する出力制御手段と、を具備したことを特徴とする画像信号処理回路。

IPC (6件)：

G06T 1/60 ,  G09G 5/00 520 ,  G09G 5/00 550 ,  G09G 5/00 ,  G09G 5/18 ,  H04N 7/01

FI (7件)：

G06F 15/64 450 F ,  G09G 5/00 520 V ,  G09G 5/00 550 H ,  G09G 5/00 550 P ,  G09G 5/00 550 R ,  G09G 5/18 ,  H04N 7/01 C