特許

J-GLOBAL ID：200903012401792540

半導体装置

発明者： 吉田 隆幸 ,  大塚 隆 ,  藤本 博昭 ,  三村 忠昭 ,  山根 一郎 ,  山下 太紀夫 ,  松木 敏夫 ,  春日 義昭
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 岩橋 文雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-153530
公開番号（公開出願番号）：特開2002-009233
出願日： 1996年04月23日
公開日（公表日）： 2002年01月11日
要約：

【要約】【課題】 半導体素子を複数個積み重ねた半導体装置において、各半導体素子間のクロストークノイズを低減する必要があった。【解決手段】 ICE回路およびメモリからなる回路47は、第1の半導体素子45と重ならない第2の半導体素子46上の位置に形成され、パッド36aはユーザー用の外部端子であり、第2の電極パッド36とパッド36aとの合計数を第1の電極パッド32の数よりも多くしている。また、回路47の面積が第2の半導体素子46の面積から汎用MCUの面積を差し引いた面積よりも小さくなるように、回路47を形成している。この構成により、ICE回路およびメモリからなる回路47が、第2の半導体素子46上における第1の半導体素子45と重ならない位置に形成されているため、クロストークノイズの発生が抑えられる。

請求項（抜粋）：

第1の電極パッドと第1の配線層と第1の素子領域とを主面に有する第1の半導体素子と、前記第1の半導体素子と対向するように配置された第2の電極パッドと第2の配線層と第2の素子領域とを主面に有する第2の半導体素子とを備え、前記第2の半導体素子が前記第1の半導体素子よりも面積が大きく、かつ前記第2の半導体素子上において前記第1の配線層および前記第1の素子領域と重なる位置から離れた位置に、前記第2の配線層および前記第2の素子領域を形成してなる半導体装置であって、前記第2の電極パッド数が前記第1の電極パッド数よりも多く、かつ前記第2の素子領域の面積が、前記第2の半導体素子の面積から前記第1の配線層および前記第1の素子領域の合計面積を差し引いた面積よりも小さいことを特徴とする半導体装置。

IPC (4件)：

H01L 25/065 ,  H01L 23/12 ,  H01L 25/07 ,  H01L 25/18

FI (2件)：

H01L 25/08 B ,  H01L 23/12 Q