特許
J-GLOBAL ID：200903012457640980
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平9-331211
公開番号（公開出願番号）：特開平11-150248
出願日： 1997年11月14日
公開日（公表日）： 1999年06月02日
要約：
【要約】【課題】DRAMの周辺回路領域に存在する抵抗素子の占有面積を縮小する半導体記憶装置の提供。【解決手段】シリコン基板の表面に形成された拡散層と層間絶縁膜中に形成されたスタック型キャパシタの下部電極を接続用の部材として、特に高抵抗が得られる、スタック型キャパシタの下部電極と拡散層をつなぐ(多結晶シリコンを埋め込んだ)コンタクトを接続し、これらすべてを直列に配列した構造からなる抵抗素子を設けている。これにより、平面的な占有面積に対する抵抗値を増大することが可能となり、抵抗素子の占有面積を縮小する事が容易になる。
請求項（抜粋）：
基板表面の拡散層と前記基板上に設けられた絶縁層上の抵抗素子用電極とを接続するための抵抗素子用コンタクトを備え、隣の拡散層上の位置にまで延在する前記抵抗素子用電極及び前記抵抗素子用電極に接続する別の抵抗素子用コンタクトを介して隣りの前記拡散層に接続し、複数の抵抗素子用コンタクトを抵抗素子用電極と拡散層を介して次々に連結して抵抗素子を構成したことを特徴とする半導体装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 681 F
, H01L 27/10 621 C
, H01L 27/10 621 B
