半導体集積回路装置の製造方法および半導体集積回路装置

発明者： , , ,
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願平11-213438
公開番号（公開出願番号）：特開2001-044138
出願日： 1999年07月28日
公開日（公表日）： 2001年02月16日
要約：

【要約】【課題】 MISFETによって構成される半導体集積回路装置の高集積化、高性能化を推進する【解決手段】ゲート電極7の側面に1層の窒化シリコン膜13を形成することによってセルフアライン・コンタクト(SAC)、LDD構造およびソース、ドレインのシリサイド化を実現する。

請求項（抜粋）：

以下の工程を含むことを特徴とする半導体集積回路装置の製造方法;(a)第1導電型の半導体基板の主面上にゲート電極を形成した後、前記ゲート電極の両側の前記半導体基板に不純物イオンを打ち込むことによって、低不純物濃度の第2導電型半導体領域を形成する工程、(b)前記ゲート電極の上面および側面を覆うように窒化シリコン系の第1絶縁膜を形成した後、前記第1絶縁膜の上部に酸化シリコン系の第2絶縁膜を形成する工程、(c)前記第1絶縁膜に対する前記第2絶縁膜のエッチング速度が大きい条件で前記第2絶縁膜をエッチングした後、前記第1絶縁膜を異方的にエッチングすることによって、前記低不純物濃度の第2導電型半導体領域の上部に前記ゲート電極に対して自己整合で第1接続孔を形成する工程、(d)前記第1接続孔を通じて前記ゲート電極の両側の前記半導体基板に不純物イオンを打ち込むことによって、高不純物濃度の第2導電型半導体領域を形成する工程、(e)前記高不純物濃度の第2導電型半導体領域の表面にシリサイド層を形成する工程。

IPC (8件)：

H01L 21/28 301 , H01L 21/8234 , H01L 27/088 , H01L 27/108 , H01L 21/8242 , H01L 29/417 , H01L 29/78 , H01L 21/336

FI (6件)：

H01L 21/28 301 S , H01L 27/08 102 D , H01L 27/10 681 F , H01L 29/50 U , H01L 29/78 301 Y , H01L 29/78 301 S

Fターム (70件)：

4M104AA01 , 4M104BB01 , 4M104BB20 , 4M104BB25 , 4M104CC01 , 4M104DD04 , 4M104DD08 , 4M104DD37 , 4M104DD43 , 4M104DD46 , 4M104DD75 , 4M104DD84 , 4M104EE09 , 4M104EE12 , 4M104EE14 , 4M104EE17 , 4M104FF18 , 4M104FF21 , 4M104FF22 , 4M104GG09 , 4M104GG10 , 4M104GG14 , 4M104HH14 , 4M104HH16 , 5F040DA10 , 5F040DB03 , 5F040EF02 , 5F040EH07 , 5F040EK05 , 5F040FA05 , 5F040FA07 , 5F040FA10 , 5F040FB01 , 5F040FB04 , 5F040FC19 , 5F040FC21 , 5F040FC22 , 5F048AB01 , 5F048AC03 , 5F048BA01 , 5F048BC06 , 5F048BE03 , 5F048BF03 , 5F048BF06 , 5F048BF07 , 5F048BG14 , 5F048DA27 , 5F048DA30 , 5F083AD10 , 5F083AD29 , 5F083AD49 , 5F083JA32 , 5F083JA35 , 5F083JA39 , 5F083JA40 , 5F083JA53 , 5F083MA02 , 5F083MA03 , 5F083MA05 , 5F083MA06 , 5F083NA01 , 5F083PR03 , 5F083PR06 , 5F083PR09 , 5F083PR21 , 5F083PR22 , 5F083PR29 , 5F083PR36 , 5F083PR40 , 5F083PR48

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