特許
J-GLOBAL ID：200903012498238541
半導体集積回路の自動設計方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-341696
公開番号（公開出願番号）：特開平9-311886
出願日： 1996年12月20日
公開日（公表日）： 1997年12月02日
要約：
【要約】【課題】 LSIのレイアウト設計において設計資産の再利用性を向上させる。【解決手段】 部品ライブラリから、既設計マイクロコントローラ中のカスタムレイアウト設計で得られたCPUブロック等のコア部のレイアウトデータ22と、その周辺部の論理データ23とを読み出し、それらを新規マイクロコントローラのレイアウト設計に再利用する。周辺部の論理データ23は新規マイクロコントローラの回路情報24に応じて修正され、修正された論理データ25から新規マイクロコントローラの周辺部のレイアウトデータ26が自動配置配線ツールにより生成される。コア部のレイアウトデータ22は、そのまま新規マイクロコントローラのコア部に用いられる。そして、個々の回路ブロックのレイアウトデータ22,26から、新規マイクロコントローラ全体のレイアウトデータ27がブロック間自動配置配線ツールにより生成される。
請求項（抜粋）：
記憶ユニットに格納された回路データを利用して半導体集積回路のレイアウトを自動設計するための方法であって、前記記憶ユニットから、前記半導体集積回路に必要なコア部の回路データと、前記半導体集積回路に必要な周辺部の回路データとを読み出すステップと、前記半導体集積回路の全体形状と、該半導体集積回路の中の回路ブロックの配置とに関する回路情報を入力するステップと、前記入力された回路情報に応じて、前記読み出された周辺部の回路データを修正するステップと、前記周辺部の修正された回路データから、前記半導体集積回路の周辺部のレイアウトデータを生成するステップと、前記生成された半導体集積回路の周辺部のレイアウトデータと、前記読み出されたコア部の回路データとを用いて、前記半導体集積回路の全体のレイアウトデータを生成するステップとを備えたことを特徴とする半導体集積回路の自動設計方法。
IPC (2件)：
FI (3件)：
G06F 15/60 658 A
, G06F 15/60 654 M
, H01L 21/82 B
