特許

J-GLOBAL ID：200903012537635448

半導体記憶装置

発明者： 岡田 輝孝 ,  高鹿 照久 ,  小嶋 文夫 ,  吉井 康浩 ,  薮押 法之 ,  竹田 敏文 ,  酒井 菊雄 ,  和田 武史 ,  川本 洋
出願人/特許権者： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平8-031457
公開番号（公開出願番号）：特開平9-204790
出願日： 1996年01月24日
公開日（公表日）： 1997年08月05日
要約：

【要約】【課題】 電源電圧が低電圧化されたROMのアクセス速度を速くする。【解決手段】 サブビット線構造のNOR型メモリアレイ(2)を有するマスクROMにおいて、選択されたビット線から接地電位に至る電流経路に、ワード線(W1〜W32)で選択されたメモリセルトランジスタとセレクト線(DS1,SS1)で選択されたセレクトトランジスタが介在される場合、ワード線とセレクト線の選択駆動に利用されるドライバ(DW11,WD101)の電源回路として昇圧回路(5)を採用し、選択されたそれらトランジスタのコンダクタンス大きくして、そこに生ずる電流変化を大きくし、その変化を検出するセンスアンプの検出速度を向上させてアクセスの高速化を実現する。

請求項（抜粋）：

X方向に延在するワード線毎に不揮発性のメモリセルトランジスタが当該ワード線に選択端子を結合して直列接続され、前記メモリセルトランジスタの前記直列接続点がY方向毎にサブビット線に結合され、複数本のサブビット線毎に割り当てられたビット線に対し何れのサブビット線を介してビット線への電流経路を形成するかを選択するための複数個のセレクトトランジスタが複数本のサブビット線毎に設けられたメモリアレイを備え、前記セレクトトランジスタを選択するためのセレクト線と前記ワード線をアドレス信号に従って選択レベルに駆動し、それによって選択されたメモリセルトランジスタとセレクトトランジスタを介して生ずる電流変化をセンスアンプで検出する半導体記憶装置において、前記ワード線を選択レベルに駆動するワード線ドライバと、前記セレクト線を選択レベルに駆動するセレクト線ドライバとのそれぞれの動作電源を生成する昇圧回路を設けて成るものであることを特徴とする半導体記憶装置。

IPC (4件)：

G11C 17/18 ,  G11C 17/00 ,  G11C 16/06 ,  G11C 29/00 301

FI (4件)：

G11C 17/00 306 A ,  G11C 17/00 E ,  G11C 29/00 301 B ,  G11C 17/00 309 D