半導体装置の製造方法

発明者： , , ,
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2001-008394
公開番号（公開出願番号）：特開2002-217411
出願日： 2001年01月17日
公開日（公表日）： 2002年08月02日
要約：

【要約】【課題】ゲート長が0.15μm以下の短チャネルMISFETを有する半導体装置の高信頼度化および高速化を実現することのできる技術を提供する。【解決手段】ゲート電極9n,9pを構成する多結晶シリコン膜上に自己整合シリサイド法で形成したシリサイド層14をマスクとして酸化シリコン膜をエッチングし、ゲート電極9n,9pの側壁に、酸化シリコン膜からなる側壁膜15を形成した後、第2のn型半導体領域10bおよび第2のp型半導体領域11bを形成する。

請求項（抜粋）：

(a)半導体基板の主面上に形成されたゲート電極をマスクとして不純物をイオン注入し、前記ゲート電極の両側の前記半導体基板に相対的に低濃度な第1半導体領域を形成する工程と、(b)前記半導体基板上に絶縁膜を堆積した後、前記絶縁膜を研磨して前記ゲート電極の上面を露出させる工程と、(c)前記ゲート電極の露出した上面に、ゲート長よりも相対的に幅の大きいシリサイド層を形成する工程と、(d)前記シリサイド層をマスクとして前記絶縁膜をエッチングし、前記ゲート電極の側壁に前記絶縁膜からなる側壁膜を形成する工程と、(e)前記ゲート電極および前記側壁膜をマスクとして不純物をイオン注入し、前記側壁膜の両側の前記半導体基板に相対的に高濃度な第2半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 29/78 , H01L 21/8238 , H01L 27/092 , H01L 21/336

FI (6件)：

H01L 29/78 301 G , H01L 27/08 321 E , H01L 27/08 321 F , H01L 27/08 321 D , H01L 29/78 301 L , H01L 29/78 301 P

Fターム (38件)：

5F040DA06 , 5F040DA10 , 5F040DB03 , 5F040DC01 , 5F040EC01 , 5F040EC03 , 5F040EC04 , 5F040EC07 , 5F040EC13 , 5F040EC19 , 5F040ED03 , 5F040ED04 , 5F040EF02 , 5F040EH02 , 5F040EJ03 , 5F040EK05 , 5F040FA01 , 5F040FA02 , 5F040FA05 , 5F040FA07 , 5F040FB02 , 5F040FB05 , 5F040FC06 , 5F040FC19 , 5F048AC03 , 5F048BA01 , 5F048BB01 , 5F048BB06 , 5F048BB07 , 5F048BB08 , 5F048BB11 , 5F048BC06 , 5F048BC18 , 5F048BE03 , 5F048BF06 , 5F048BG14 , 5F048DA25 , 5F048DA27

前のページに戻る