特許

J-GLOBAL ID：200903012583736798

半導体装置の製造方法

発明者： 岡村 秀亮 ,  山口 峰生
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 特許業務法人池内・佐藤アンドパートナーズ
公報種別：公開公報
出願番号（国際出願番号）：特願2002-018805
公開番号（公開出願番号）：特開2003-224185
出願日： 2002年01月28日
公開日（公表日）： 2003年08月08日
要約：

【要約】【課題】 ビアホール形成時に下層配線層表面に形成される腐食性の反応生成物を除去することにより、この反応生成物による下層配線層の腐食を抑制する。【解決手段】 半導体基板上に下層配線層2を形成する工程と、前記下層配線層2上に絶縁膜3および4を形成する工程と、フルオロカーボンを含むガスを用いたドライエッチングにより、前記絶縁膜3および4を貫通し且つ前記下層配線層2の表面に到達するビアホールを形成する工程と、前記ビアホールの底部に露出した前記下層配線層2表面を酸化性ガスのプラズマに曝す工程と、絶縁膜4上に、前記ビアホールを介して前記下層配線層2と電気的に接続された上層配線層を形成する工程とを実施する。

請求項（抜粋）：

半導体基板上に下層配線層を形成する工程と、前記下層配線層上に絶縁膜を形成する工程と、フルオロカーボンを含むガスを用いたドライエッチングにより、前記絶縁膜を貫通し且つ前記下層配線層の表面に到達するビアホールを形成する工程と、前記絶縁膜上に、前記ビアホールを介して前記下層配線層と電気的に接続された上層配線層を形成する工程とを含む半導体装置の製造方法であって、更に、前記ビアホールを形成する工程の後に、前記ビアホールの底部に露出した前記下層配線層表面を酸化する工程を含むことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/768 ,  H01L 21/28 ,  H01L 21/3065

FI (3件)：

H01L 21/28 L ,  H01L 21/90 A ,  H01L 21/302 N

Fターム (60件)：

4M104BB04 ,  4M104CC01 ,  4M104DD08 ,  4M104DD16 ,  4M104DD17 ,  4M104DD18 ,  4M104DD22 ,  4M104DD23 ,  4M104DD52 ,  4M104DD53 ,  4M104DD75 ,  4M104EE12 ,  4M104FF40 ,  4M104HH12 ,  4M104HH14 ,  4M104HH15 ,  4M104HH20 ,  5F004DA01 ,  5F004DA02 ,  5F004DA03 ,  5F004DA15 ,  5F004DA16 ,  5F004DA22 ,  5F004DA23 ,  5F004DA24 ,  5F004DA26 ,  5F033HH11 ,  5F033JJ01 ,  5F033JJ11 ,  5F033KK11 ,  5F033MM01 ,  5F033PP27 ,  5F033PP28 ,  5F033QQ00 ,  5F033QQ04 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ12 ,  5F033QQ15 ,  5F033QQ19 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ89 ,  5F033QQ90 ,  5F033QQ94 ,  5F033QQ95 ,  5F033QQ98 ,  5F033RR04 ,  5F033RR06 ,  5F033RR08 ,  5F033SS04 ,  5F033SS11 ,  5F033SS15 ,  5F033SS21 ,  5F033XX01 ,  5F033XX03 ,  5F033XX09 ,  5F033XX18