特許
J-GLOBAL ID：200903012602925343
半導体集積回路装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (3件)：
柳瀬 睦肇
, 宇都宮 正明
, 渡部 温
公報種別：公開公報
出願番号（国際出願番号）：特願2003-153648
公開番号（公開出願番号）：特開2004-356458
出願日： 2003年05月30日
公開日（公表日）： 2004年12月16日
要約：
【課題】クロスポイント型のFeRAMにおけるメモリ部周辺回路への電気的接続や高集積化に高信頼性をもたらす半導体集積回路装置及びその製造方法を提供する。【解決手段】絶縁膜14内にMOS型素子13のソース領域S、ドレイン領域Dに接続される導電部材201a,202aが埋め込まれている。下部電極15は、素子分離絶縁膜12上方から導電部材201a上に延在するパターンや導電部材202a上に設けられるパターンを含む。下部電極15上に強誘電体膜16のパターンが形成されている。強誘電体膜16上に上部電極17が形成されている。保護膜18は、下部電極15、上部電極17及びその間の強誘電体膜16からなる容量素子を含む所定領域を覆っている。保護膜18上、下部電極15上、及び絶縁膜14上を含む全面に層間の絶縁膜19が形成されている。絶縁膜19上に各接続孔H11、H12が形成され、各配線部材20が引き出されている。【選択図】 図1
請求項（抜粋）：
半導体基板に形成されたトランジスタと、
前記トランジスタを含む前記半導体基板上の所定領域を覆う第1絶縁膜と、
前記第1絶縁膜上に選択的に形成された第1電極部材と、
前記第1絶縁膜の貫通部分に配され、前記第1電極部材のパターンと前記トランジスタの活性領域とが接続される導電部材と、
前記第1電極部材上に形成された強誘電体膜と、
前記強誘電体膜上に形成された第2電極部材と、
前記第1電極部材、第2電極部材及びその間の前記強誘電体膜からなる容量素子を含む所定領域に被覆された保護膜と、
前記保護膜上、前記第1電極部材及び第1絶縁膜上を覆う第2絶縁膜と、
前記第2絶縁膜上に形成され前記第2電極部材との接続部、前記第1電極部材との接続部及び前記トランジスタの活性領域との少なくとも電気的な接続部を含む配線部材と、
を具備したことを特徴とする半導体集積回路装置。
IPC (2件)：
FI (2件)：
H01L27/10 444Z
, H01L27/10 481
5F083FR01
, 5F083JA14
, 5F083JA15
, 5F083JA17
, 5F083JA36
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083JA53
, 5F083JA55
, 5F083MA06
, 5F083MA16
, 5F083MA19
, 5F083PR39
, 5F083PR40
