特許
J-GLOBAL ID：200903012616354322
半導体集積回路装置の製造方法
発明者：
,
,
出願人/特許権者：
代理人 (1件)：
秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平3-255324
公開番号（公開出願番号）：特開平5-095048
出願日： 1991年10月02日
公開日（公表日）： 1993年04月16日
要約：
【要約】【目的】半導体集積回路装置の製造方法において、高集積化を図る。電気的信頼性を向上する。動作速度を高速化する。歩留りを向上する。【構成】第1の配線3の上層に、この第1の配線3上の膜厚が第1の配線3より薄い第1の層間膜4を形成し、深さよりも内径が大きい接続孔6を形成し、接続用配線7を形成し、この接続用配線7以外の領域に、その表面高さが接続用配線7とほぼ一致する第2の層間絶縁膜9を形成し、第2の配線11を形成する。【効果】接続孔6を、接続用配線7で容易に埋込むことができる。接続孔6の内径を、フォトレジスト膜のパターンより小さくできる。第2の層間膜9の膜厚を接続用配線7と同様に厚くすることができる。第2の配線11の下地段差を低減できる。
請求項（抜粋）：
半導体基板の主面上に第1の配線を形成する工程と、該第1の配線上の膜厚が該第1の配線の膜厚よりも薄い第1の層間膜を前記第1の配線の上層に形成する工程と、前記第1の配線上の第1の層間膜に、深さよりも内径の方が大きく、前記第1の配線の表面を露出させる接続孔をフォトリソグラフィ技術及びエッチング技術で形成する工程と、前記第1の層間膜の上層に接続用配線を構成する第2の導電膜を形成すると共に、該第2の導電膜を前記接続孔を通して前記第1の配線に接続する工程と、前記第2の導電膜をフォトリソグラフィ技術及びエッチング技術でパターンニングし、前記接続孔上に残存させ接続用配線を形成する工程と、前記接続用配線以外の領域に第2の層間膜を形成し、該接続用配線の表面と第2の層間膜の表面をほぼ一致させる工程と、該第2の層間膜の上層に前記接続用配線に接続される第2の配線を形成する工程とを備えたことを特徴とする半導体集積回路装置の製造方法。
IPC (2件)：
H01L 21/90
, H01L 21/3205
H01L 21/88 K
, H01L 21/88 N
