特許

J-GLOBAL ID：200903012635019429

接合型電界効果トランジスタ、その製造方法および半導体装置

発明者： 星野 孝志
出願人/特許権者： 住友電気工業株式会社
代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2003-128947
公開番号（公開出願番号）：特開2004-335697
出願日： 2003年05月07日
公開日（公表日）： 2004年11月25日
要約：

【課題】電界集中を生じ難くして耐圧性能を向上させるJFET、その製造方法および半導体装置を提供することを目的とする。【解決手段】第1導電型のソース領域8と、第1導電型のチャネル層6と、チャネル層に接して位置するゲート層7とを備え、第1導電型のドリフト層3と、ドリフト層とチャネル層とに挟まれて位置し、第1導電型の通路4を囲むように位置する第2導電型のチャネル限定層5とを備え、チャネル限定層が、所定の第2導電型不純物濃度の上部チャネル限定層5aと、所定の第2導電型不純物濃度より低い第2導電型不純物濃度の下部チャネル限定層5bとから構成される。【選択図】 図1

請求項（抜粋）：

第1導電型の半導体基板とその上に接して積層された半導体層を含む接合型電界効果トランジスタであって、 前記積層された半導体層の表層部に位置する第1導電型のソース領域と、 前記ソース領域に接してソース領域の下から表層部の下に沿って延在して位置する第1導電型のチャネル層と、 前記チャネル層に接して位置するゲート領域と、 前記半導体基板の上に接して位置し、ドレイン領域に通じる第1導電型のドリフト層と、 前記ドリフト層と前記チャネル層とに上下から挟まれて位置し、前記チャネル層から前記ドリフト層に通じる第1導電型の通路を囲むように位置する第2導電型のチャネル限定層とを備え、 前記チャネル限定層が、前記チャネル層の下に接して位置し、所定の第2導電型不純物濃度の上部チャネル限定層と、その上部チャネル限定層に接してその下に位置し、前記所定の第2導電型不純物濃度より低い第2導電型不純物濃度の下部チャネル限定層とから構成される、接合型電界効果トランジスタ。

IPC (4件)：

H01L21/337 ,  H01L29/06 ,  H01L29/80 ,  H01L29/808

FI (3件)：

H01L29/80 C ,  H01L29/06 301D ,  H01L29/80 V

Fターム (6件)：

5F102FA01 ,  5F102GB04 ,  5F102GC07 ,  5F102GD04 ,  5F102GJ02 ,  5F102HC07