特許

J-GLOBAL ID：200903012647972580

半導体素子の製造方法

発明者： 佐藤 二尚
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2002-185490
公開番号（公開出願番号）：特開2004-031619
出願日： 2002年06月26日
公開日（公表日）： 2004年01月29日
要約：

【課題】溝内壁面における破砕層の発生を防止し、且つチップの機械的強度を向上し、分割後のチップの割れを防止する。【解決手段】半導体ウェーハ1表面チップ5aの分割予定位置に異方性ドライエッチングにより溝4aを形成し、この溝4aの内壁面および底部に保護膜を形成する。その後、半導体ウェーハ1の裏面を溝4a底部に達するまで研削し、個々のチップ5aに分割する。【選択図】 図2

請求項（抜粋）：

半導体ウェーハ表面のチップ分割予定位置に異方性ドライエッチングにより半導体ウェーハの途中まで有底の溝を形成する溝形成工程と、 前記溝底部に達し、且つ前記チップが個々に分割されるまで前記半導体ウェーハの裏面を研削する裏面研削工程と を具備することを特徴とする半導体素子の製造方法。

IPC (2件)：

H01L21/301 ,  H01L21/3065

FI (2件)：

H01L21/78 Q ,  H01L21/302 101B

Fターム (3件)：

5F004BA04 ,  5F004DB01 ,  5F004EB04