特許

J-GLOBAL ID：200903012693761054

キャッシュメモリの制御方式およびキャッシュタグメモリの制御方式

発明者： 山口 聖司 ,  書上 透 ,  黒住 知弘 ,  吉岡 志郎 ,  平井 孝太郎
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-041556
公開番号（公開出願番号）：特開平7-049813
出願日： 1991年03月07日
公開日（公表日）： 1995年02月21日
要約：

【要約】【目的】 マイクロプロセッサのアドレス変換動作とキャッシュメモリのアクセス動作を1サイクルで高速に実現することを目的とする。【構成】 連想メモリ2-2とRAM2-6から構成されるアドレス変換装置2に論理アドレスが入力されて変換動作が実行される。アドレス変換装置2にはさらにヒット信号生成手段2-4を設けている。変換動作に応じてヒット信号生成手段2-4では制御信号PH3の生成を行なう。この制御信号PH3を用いてキャッシュタグメモリ4のタグアドレスTAおよびデータメモリ6のアクセスを実行する。制御信号PH3のタイミングを最適化することにより、アドレス変換装置2で変換される物理アドレスPAとキャッシュのタグアドレスTAの読み出しを同じタイミングにすることができる。これによってアドレス変換とキャッシュアクセスを並列で処理して動作上の”遊び”を最小化することにより、1サイクルの時間を小さくすることができる。

請求項（抜粋）：

少なくとも論理アドレスを記憶する連想記憶装置と物理アドレスを記憶するランダムアクセスメモリとアドレス変換のヒット信号を生成するヒット信号生成手段とから構成されるアドレス変換装置で、前記ランダムアクセスメモリの読み出し動作でのワード選択信号に同期した制御信号を前記ヒット信号生成手段で生成して、前記制御信号を用いてキャッシュメモリのタグアドレスの読み出し動作の制御を行なうとともに前記物理アドレスと前記タグアドレスとをほぼ同時刻に読み出しできるように制御することを特徴とするキャッシュタグメモリの制御方式。

IPC (3件)：

G06F 12/10 ,  G06F 12/08 ,  G06F 12/08 310

引用特許：

審査官引用 (3件)

• 特開昭52-149924
  
• 特開昭59-028289
  
• 特開昭62-219398